| 权利要求 |
복수의 사이클에 걸쳐 병렬 채널들 상에서 데이터 비트들의 그룹을 전송하는 단계 - 상기 데이터 비트들의 그룹의 서브셋(subset)은 상기 복수의 사이클의 각 사이클에서 상기 채널들 상에서 전송됨 -;
제1 데이터 버스 반전(DBI) 알고리즘에 따라 상기 복수의 사이클 중 제1 사이클에서 상기 데이터 비트들의 그룹의 제1 서브셋을 인코딩하는 단계; 및
제2 데이터 버스 반전(DBI) 알고리즘에 따라 상기 복수의 사이클 중 제2 사이클에서 상기 데이터 비트들의 그룹의 제2 서브셋을 인코딩하는 단계
를 포함하는 방법. 제1항에 있어서,
제1 DBI 알고리즘에 따라 상기 복수의 사이클 중 제1 사이클에서 상기 데이터 비트들의 그룹의 제1 서브셋을 인코딩하는 단계는, 상기 복수의 사이클 중 제1 사이클에서 상기 데이터 비트들의 그룹의 제1 서브셋을 최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘에 따라 인코딩하는 것을 포함하고;
제2 DBI 알고리즘에 따라 상기 복수의 사이클 중 제2 사이클에서 상기 데이터 비트들의 그룹의 제2 서브셋을 인코딩하는 단계는, 상기 복수의 사이클 중 제2 사이클에서 상기 데이터 비트들의 그룹의 제2 서브셋을 최소 천이 알고리즘에 따라 인코딩하는 것을 포함하는 방법. 제1항에 있어서,
제1 DBI 알고리즘에 따라 상기 복수의 사이클 중 제1 사이클에서 상기 데이터 비트들의 그룹의 제1 서브셋을 인코딩하는 단계는,
최소 영(0) 알고리즘에 따라 인코딩하는 경우, 제1 미리 결정된 수 이상의 데이트 비트가 이진 영(0)일 때 상기 제1 서브셋의 데이터 비트들을 반전시키고, 상기 제1 미리 결정된 수 미만의 데이터 비트가 이진 영(0)일 때 상기 데이터 비트들을 반전시키지 않는 단계; 또는
최소 일(1) 알고리즘에 따라 인코딩하는 경우, 제2 미리 결정된 수 이상의 데이트 비트가 이진 일(1)일 때 상기 제1 서브셋의 데이터 비트들을 반전시키고, 상기 제2 미리 결정된 수 미만의 데이터 비트가 이진 일(1)일 때 상기 데이터 비트들을 반전시키지 않는 단계를 포함하고,
제2 DBI 알고리즘에 따라 상기 복수의 사이클 중 제2 사이클에서 상기 데이터 비트들의 그룹의 제2 서브셋을 인코딩하는 단계는,
상기 제2 서브셋 내의 제3 미리 결정된 수 이상의 데이터 비트가 이전 사이클(preceding cycle)에서 전송된 대응하는 데이터 비트들과는 다른 이진 상태를 가질 때 상기 제2 서브셋의 데이터 비트들을 반전시키는 단계; 및
상기 제2 서브셋 내의 제3 미리 결정된 수 미만의 데이터 비트가 상기 이전 사이클에서 전송된 대응하는 데이터 비트들과는 다른 이진 상태를 가질 때 상기 제2 서브셋의 데이터 비트들을 반전시키지 않는 단계를 포함하는 방법. 제3항에 있어서,
상기 제1 미리 결정된 수의 데이터 비트를 상기 데이터 비트들의 절반으로 설정하는 단계;
상기 제2 미리 결정된 수의 데이터 비트를 상기 데이터 비트들의 절반으로 설정하는 단계; 및
상기 제3 미리 결정된 수의 데이터 비트를 상기 데이터 비트들의 절반으로 설정하는 단계
를 더 포함하는 방법. 제1항에 있어서, 상기 데이터 비트들의 그룹을 전송하는 단계는,
8개 사이클에서 데이터 비트들을 전송하는 단계를 포함하고;
상기 복수의 사이클 중 제1 사이클에서 상기 데이터 비트들의 그룹의 제1 서브셋을 인코딩하는 단계는, 상기 8개 사이클 중 하나의 사이클 동안 최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘에 따라 상기 제1 서브셋의 데이터 비트들을 인코딩하는 것을 포함하고;
상기 복수의 사이클 중 제2 사이클에서 상기 데이터 비트들의 그룹의 제2 서브셋을 인코딩하는 단계는, 상기 8개 사이클 중 7개 사이클 동안 최소 천이 알고리즘에 따라 상기 제2 서브셋의 데이터 비트들을 인코딩하는 것을 포함하는 방법. 제5항에 있어서, 상기 복수의 사이클 중 제2 사이클에서 상기 데이터 비트들의 그룹의 제2 서브셋을 인코딩하는 단계는, 상기 8개 사이클 중 7개의 연속하는 사이클 동안 최소 천이 알고리즘에 따라 상기 제2 서브셋의 데이터 비트들을 인코딩하는 단계를 포함하는 방법. 제1항에 있어서, 상기 데이터 비트들의 그룹을 전송하는 단계는, 8개 사이클 동안 단일의 동적 랜덤 액세스 메모리(DRAM) 디바이스로부터 64 비트를 전송하되, 상기 비트들 중 8개가 각 사이클에서 전송되는 방법. 제1항에 있어서,
상기 복수의 사이클의 각각에 대해 상기 제1 DBI 알고리즘 또는 제2 DBI 알고리즘에 의해 결정된 사이클에서 전송되는 데이터 비트들의 상태에 기초한 값을 갖는 DBI 비트를 발생시키는 단계;
수신기에서 데이터 비트들의 그룹의 각 서브셋 및 채널들 상에서 전송되는 DBI 비트를 수신하는 단계; 및
상기 DBI 비트의 상태에 기초하여 상기 채널들로부터 수신된 데이터 비트들을 반전시키거나 또는 반전시키지 않는 단계
를 더 포함하는 방법. 복수의 사이클에 걸쳐 병렬 채널들 상에서 데이터 비트들의 그룹을 전송하는 단계 - 상기 데이터 비트들의 그룹의 서브셋은 상기 복수의 사이클의 각 사이클에서 상기 병렬 채널들 상에서 전송됨 -;
최소 천이 알고리즘에 따라, 복수의 사이클 동안 전송될 데이터 비트들의 그룹의 복수의 서브셋을 인코딩하는 단계; 및
최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘에 따라, 상기 사이클들 중 선택된 사이클 동안 전송될 데이터 비트들의 그룹의 서브셋들 중 선택된 서브셋들을 인코딩하는 단계
를 포함하는 방법. 제9항에 있어서,
최소 천이 알고리즘에 따라, 상기 복수의 사이클 동안 전송될 데이터 비트들의 그룹의 복수의 서브셋을 인코딩하는 단계는, 각 사이클에서 각 서브셋에 대해,
상기 사이클에서 제1 미리 결정된 수 이상의 데이터 비트가 이전 사이클에서 전송된 대응하는 데이터 비트들과 다른 이진 상태를 가질 때 상기 데이터 비트들을 반전시키는 단계; 및
상기 사이클에서 상기 제1 미리 결정된 수 미만의 데이터 비트가 이전 사이클에서 전송된 대응하는 데이터 비트들과 다른 이진 상태를 가질 때 상기 데이터 비트들을 반전시키지 않는 단계를 포함하고,
최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘에 따라, 상기 사이클들 중 선택된 사이클들 동안 전송되는 데이터 비트들의 그룹의 서브셋들 중 선택된 서브셋들을 인코딩하는 단계는, 각각의 선택된 사이클에서 전송되는 각각의 선택된 서브셋의 데이터 비트들에 대해,
최소 영(0) 알고리즘에 따라 인코딩하는 경우, 제2 미리 결정된 수 이상의 데이트 비트가 이진 영(0)일 때 상기 선택된 서브셋의 데이터 비트들을 반전시키고, 상기 제2 미리 결정된 수 미만의 데이터 비트가 이진 영(0)일 때 상기 데이터 비트들을 반전시키지 않는 단계; 또는
최소 일(1) 알고리즘에 따라 인코딩하는 경우, 제3 미리 결정된 수 이상의 데이트 비트가 이진 일(1)일 때 상기 선택된 서브셋의 데이터 비트들을 반전시키고, 상기 제3 미리 결정된 수 미만의 데이터 비트가 이진 일(1)일 때 상기 데이터 비트들을 반전시키지 않는 단계를 포함하는 방법. 제10항에 있어서,
상기 제1 미리 결정된 수의 데이터 비트를 상기 데이터 비트들의 절반으로 설정하는 단계;
상기 제2 미리 결정된 수의 데이터 비트를 상기 데이터 비트들의 절반으로 설정하는 단계; 및
상기 제3 미리 결정된 수의 데이터 비트를 상기 데이터 비트들의 절반으로 설정하는 단계
를 더 포함하는 방법. 제9항에 있어서, 최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘에 따라, 상기 사이클들 중 선택된 사이클들 동안 전송되는 데이터 비트들의 그룹의 서브셋들 중 선택된 서브셋들을 인코딩하는 단계는, 상기 복수의 사이클 중 매 N 사이클의 하나의 사이클에 대해 상기 데이터 비트들을 상기 최소 영(0) 알고리즘 또는 상기 최소 일(1) 알고리즘에 따라 인코딩하는 것을 포함하는 방법. 제9항에 있어서, 최소 천이 알고리즘에 따라, 상기 복수의 사이클 동안 전송되는 데이터 비트들의 그룹의 복수의 서브셋을 인코딩하는 단계는, 상기 복수의 사이클 중 매 N 사이클의 N-1 사이클 동안 상기 데이터 비트들을 상기 최소 천이 알고리즘에 따라 인코딩하는 단계를 포함하고;
최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘에 따라, 상기 사이클들 중 선택된 사이클들 동안 전송되는 데이터 비트들의 그룹의 서브셋들 중 선택된 서브셋들을 인코딩하는 단계는, 매 N번째 사이클 동안 상기 데이터 비트들을 상기 최소 영(0) 알고리즘 또는 상기 최소 일(1) 알고리즘에 따라 인코딩하는 단계를 포함하는 방법. 제9항에 있어서,
상기 복수의 사이클의 각각에 대해 상기 최소 천이 알고리즘 또는 상기 최소 영(0) 알고리즘 또는 상기 최소 일(1) 알고리즘에 의해 결정된 사이클에서 전송되는 데이터 비트들의 상태에 기초한 값을 갖는 DBI 비트를 발생시키는 단계;
상기 DBI 비트를 상기 병렬 채널들로부터 분리된 채널 상에서 전송하는 단계;
수신기에서 데이터 비트들의 그룹의 각 서브셋 및 상기 병렬 채널들 상에서 전송되는 DBI 비트를 수신하는 단계; 및
상기 데이터 비트들의 그룹을 복원하기 위해 상기 DBI 비트의 상태에 기초하여 상기 수신기에서 상기 병렬 채널들로부터 수신된 데이터 비트들을 반전시키거나 또는 반전시키지 않는 단계
를 더 포함하는 방법. 병렬 채널들 상에서 전송될 병렬의 원래의 데이터 비트들을 수신하도록 배열되는 병렬 입력 라인들; 및
상기 병렬 입력 라인들에 결합되고 3가지 DBI 알고리즘 중 하나의 알고리즘에 따라 상기 원래의 데이터 비트들을 인코딩하도록 구성되는 복수의 회로
를 포함하는 장치. 제15항에 있어서, 상기 회로들은 최소 천이 알고리즘, 최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘에 따라 상기 원래의 데이터 비트들을 인코딩하도록 구성되는 장치. 제15항에 있어서, 상기 회로들은,
상기 원래의 데이터 비트들이 상기 병렬 채널들 상에서 전송되기 전에 상기 3가지 DBI 알고리즘 중 하나의 알고리즘에 따라 상기 원래의 데이터 비트들을 반전시킬지 아닐지의 여부를 결정하도록 구성되는 결정 회로;
상기 3가지 DBI 알고리즘 중 하나의 알고리즘을 선택하도록 구성되는 선택 회로 - 이 알고리즘에 따라 상기 결정 회로가 상기 원래의 데이터 비트들을 반전시키는 것을 결정함 -; 및
상기 결정 회로의 결정에 응답하여 상기 원래의 데이터 비트들을 반전시키거나 또는 반전시키지 않도록 구성되고, 상기 반전되거나 또는 반전되지 않은 데이터 비트들을 상기 병렬 채널들에 결합하도록 구성되는 반전 회로를 포함하는 장치. 제17항에 있어서, 상기 결정 회로의 결정에 응답하여 DBI 비트를 발생시켜, 상기 병렬 채널들 상에서 전송되는 데이터 비트들의 상태를 나타내고, 상기 병렬 채널들 중 하나의 병렬 채널 상에서 상기 DBI 비트를 전송하도록 구성되는 DBI 회로를 더 포함하는 장치. 제17항에 있어서,
상기 반전 회로는 상기 원래의 데이터 비트들을 수신하도록 결합되고, 다수 검출 회로로부터의 제어 신호를 수신하도록 결합되며, 상기 반전 회로는 상기 원래의 데이터 비트들을 상기 병렬 채널들에 결합하거나 상기 다수 검출 회로의 제어 신호에 따라 상기 원래의 데이터 비트들을 반전시키고 그 반전된 데이터 비트들을 상기 병렬 채널들에 결합하도록 구성되며;
상기 결정 회로는,
상기 원래의 데이터 비트들을 수신하도록 결합되는 제1 입력 및 상기 병렬 채널들에 결합되어 이전 사이클에서 상기 병렬 채널들 상에서 전송된 데이터 비트들을 수신하도록 결합되는 제2 입력을 구비하고, 상기 원래의 데이터 비트들을 상기 이전 사이클에서 전송된 데이터 비트들과 비교하여, 상기 원래의 데이터 비트들이 상기 병렬 채널들 상에서 전송될 때 발생할 다수의 신호 천이를 나타내는 출력 비트들을 발생시키는 배타적-OR 논리 게이트; 및
상기 원래의 데이터 비트들을 수신하도록 결합되는 제1 입력, 상기 배타적-OR 논리 게이트의 출력 비트들을 수신하도록 결합되는 제2 입력, 및 제어 신호를 수신하도록 결합되는 제어 입력을 구비하는 멀티플렉서 회로를 포함하고,
상기 멀티플렉서 회로는,
상기 제어 신호가 최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘을 선택하면 상기 원래의 데이터 비트들을 다수 검출 회로에 결합하고,
상기 제어 신호가 최소 천이 알고리즘을 선택하면 상기 배타적-OR 논리 게이트의 출력 비트들을 상기 다수 검출 회로에 결합하도록 구성되며;
상기 다수 검출 회로는 상기 원래의 데이터 비트들 또는 상기 배타적-OR 논리 게이트의 출력 비트들 중 어느 하나에서 다수의 이진 일(1) 또는 이진 영(0)을 검출하고, 그 검출된 다수의 이진 일(1) 또는 이진 영(0)에 기초하여 상기 반전 회로에 결합되는 제어 신호를 발생시키도록 구성되는 장치. 병렬 채널들을 구비하는 버스;
상기 버스에 결합되어 상기 버스로부터 병렬 데이터 비트들을 수신하는 제1 프로세서; 및
상기 버스 상에서 전송될 원래의 데이터 비트들을 공급하기 위해 상기 버스에 결합되는 적어도 하나의 DRAM 디바이스를 포함하는 DRAM 디바이스 어레이를 구비하는 메모리 뱅크로서, 상기 버스에 결합되고 상기 원래의 데이터 비트들을 3가지 DBI 알고리즘 중 하나의 알고리즘에 따라 인코딩된 데이터 비트들로 인코딩하고 상기 인코딩된 데이터 비트들을 상기 버스에 전송하도록 구성되는 DBI 회로를 포함하는 메모리 뱅크
를 포함하는 시스템. 제20항에 있어서, 상기 DBI 회로는,
상기 3가지 DBI 알고리즘 중 하나의 알고리즘에 따라 상기 원래의 데이터 비트들을 반전시킬지 아닐지의 여부를 결정하고 상기 버스 상에서 전송되는 인코딩된 데이터 비트들의 상태를 나타내고 상기 버스 상에서 전송되는 DBI 비트를 발생하도록 구성되는 결정 회로;
상기 3가지 DBI 알고리즘 중 하나의 알고리즘을 선택하도록 구성되는 선택 회로 - 이 알고리즘에 따라 상기 결정 회로가 상기 원래의 데이터 비트들을 반전시킬지 아닐지의 여부를 결정함 -; 및
상기 결정 회로의 결정에 응답하여 상기 원래의 데이터 비트들을 반전시키거나 또는 반전시키지 않는 반전 회로를 포함하는 시스템. 제20항에 있어서, 제2 프로세서, 렌즈, 상기 제1 프로세서에 결합되고 상기 렌즈에 의해 포획된 빛을 수신하도록 구성되는 촬상면(imaging plane), 상기 제1 프로세서에 결합되는 미디어 재생 제어부들의 세트, 및 상기 제1 프로세서에 결합되고 데이터를 표시하도록 구성되는 디스플레이 중 하나 이상의 임의의 조합으로 구성되는 그룹으로부터 선택된 구성요소를 더 포함하는 시스템. 제20항에 있어서, 데이터를 수신하도록 구성되고 상기 제1 프로세서에 결합되는 무선 송수신기의 일부를 형성하는 휴대용 전화 수신기를 더 포함하는 시스템. |
| 说明书全文 |
데이터 버스 반전 장치, 시스템 및 방법{DATA BUS INVERSION APPARATUS, SYSTEMS, AND METHODS}
관련출원 본 특허출원은 2008년 1월 16일자로 출원된 미국특허 출원 제12/015,311호로부터 우선권 혜택을 주장하며, 그 내용은 참고로 본 명세서에 포함되어 있다.
집적회로 디바이스 간에 이루어지는 데이터 전송은 데이터 버스에서 병렬 채널을 통해 구동되는, 데이터 비트(data bits)라고도 불리는 고속의 데이터 신호(high-speed data signals)의 형태를 취할 수 있다. 이 데이터 비트는, 데이터 비트의 진폭 및 타이밍을 변화시키는, 심볼간 간섭(inter-symbol interference: ISI), 누화(crosstalk) 및 동시 스위칭 잡음(simultaneous switching noise: SSN)의 영향을 받는다. 이 데이터 비트는 다양한 데이터 인코딩 기술을 이용하여 ISI, 누화 및 SSN의 영향을 줄이기 위해 인코딩 처리될 수 있다. 데이터 인코딩의 한가지 특정 형태는 데이터 버스 반전(DBI)이다.
도 1은 본 발명의 실시예에 따른 데이터 전송을 갖는 시스템의 블록도이다.
도 2는 본 발명의 실시예에 따른 데이터 전송을 갖는 시스템의 블록도이다.
도 3은 본 발명의 실시예에 따른 데이터 전송을 갖는 시스템의 블록도이다.
도 4는 본 발명의 실시예에 따른 데이터 버스 반전(DBI) 회로의 블록도이다.
도 5는 본 발명의 실시예에 따른 수신기 회로의 블록도이다.
도 6은 본 발명의 실시예에 따른 여러 가지 방법의 플로우차트이다.
도 7은 본 발명의 실시예에 따른 여러 가지 방법의 플로우차트이다.
도 8은 본 발명의 실시예에 따른 시스템의 블록도이다.
본 발명자는, 본 명세서에 도시되고 기술된 본 발명의 실시예에 따라, 두 개의 데이터 버스 반전(DBI) 알고리즘 중 하나에 의해 복수의 채널 상에서 전송된 데이터 비트를 인코딩함으로써 신호 품질 및 전력 소모가 개선된다는 사실을 발견하였다. 최소 천이 알고리즘(minimum transitions algorithm)만에 따른 전송 데이터 비트의 인코딩은 최상의 결과를 발생시키지 않는데, 그 이유는 데이터 비트가 하나의 패킷으로부터 다음 패킷으로의 상관관계 없이 메모리 어레이로부터 발생될 때 패킷으로 연속되기 때문이다. 이전 패킷(preceding packet)에 관한 정보가 소실되기 때문에, 각 패킷의 제1 병렬비트 집합은 최소 천이 알고리즘에 따른 인코딩으로는 장점이 없다. 또한, 이 최소 천이 알고리즘은 데이터 비트의 이진 상태를 설명하지 못하기 때문에, 만약 대부분의 데이터 비트가 고전력 소모 상태에서 시작한다면, 최소 천이 알고리즘은 천이를 방지하기 위해 데이터 비트를 이러한 고전력 소모 상태에서 유지하려 할 것이다. 본 명세서에 도시되고 기술된 본 발명의 실시예에 따르면, 제1 사이클에서 병렬 채널 상에서 전송되는 데이터 비트를 제1 DBI 알고리즘에 따라 인코딩하고 제2 사이클에서 병렬 채널 상에서 전송되는 데이터를 제2 DBI 알고리즘에 의해 인코딩함으로써, 심볼간 간섭(ISI), 누화 및 동시 스위칭 잡음(SSN)이 감소되고 전력소모가 개선된다. DBI는 우선, 데이터 버스를 거쳐 전송될 데이터 비트간의 관계를 보고 전송 전에 데이터 비트를 반전시키는 것이 유리할지 여부를 알고리즘에 따라 결정하는 데이터 인코딩 기술이다. DBI 비트라 불리는, 별개의 병렬 채널 상에서 전송되는 추가 신호는 비트가 반전될 때 설정된다. DBI 비트는 전송된 데이터 비트 집합이 반전된 수신기 회로를 식별한다. 그 후, 수신기 회로는 DBI 비트를 이용하여, 들어오는 데이터 비트를 그것의 원래의 상태로 복귀시킨다. 이 데이터 비트는 DBI 알고리즘에 따라 반전되거나 또는 반전되지 않을 수 있다. 하나의 DBI 알고리즘은 "최소 천이(minimum transitions)" 알고리즘으로 지칭된다. 일반적으로, 최소 천이 알고리즘은 병렬 데이터 버스를 통해 얼마나 많은 데이터 비트가 전송되면 다음의 사이클 동안 천이를 발생하는지를 산출함으로써 시작한다. 소정 수 이상의 천이가 예측될 때는, 최소 천이 알고리즘은 병렬 데이터 버스 상에서 전송될 데이터 비트를 반전시키고, DBI 비트를 제1 지정 상태(구현에 따라 하이 또는 로우)로 설정하고, 인코딩된 데이터 비트 및 DBI 비트를 병렬 데이터 버스에서 전송 채널을 통해 구동시킨다. 소정 수 이상의 천이가 예측되지 않을 때는, 최소 천이 알고리즘은 병렬 데이터 버스 상에서 전송될 데이터 비트를 반전시키지 않고, DBI 비트를 제2 지정 상태(구현에 따라 하이 또는 로우)로 설정하고, 인코딩된 데이터 비트 및 DBI 비트를 병렬 데이터 버스에서 전송 채널을 통해 구동시킨다. DBI 비트는 수신 시스템에서 사용하기 전에 원래의 데이터 비트(original data bits)를 복원하는데 사용된다. 최소 천이 알고리즘의 변형들이 일부 실시예들에서 사용될 수 있다. 제2 DBI 알고리즘은 "최소 영(0)(minimum zeros)" 알고리즘으로 지칭된다. 이 최소 영(0) 알고리즘은 병렬 데이터 버스를 통해 전송되는 데이터 비트의 이진 영의 개수를 감소시킨다. 이 최소 영(0) 알고리즘은, 만약 소정 수 이상의 데이터 비트가 이진 영이면 데이터 비트를 반전시킨다. 만약, 소정 수 미만의 데이터 비트가 이진 영이면 데이터 비트는 반전되지 않는다. 예컨대, 소정 수는 전체 데이터 비트 수의 절반이 될 수 있다. 따라서, 알고리즘에 따라, 데이터 비트를 반전시킬 것인지 아니면 반전시키지 않을 것인지의 여부가 판단되어, DBI 비트가 해당상태 (구현에 따라 하이 또는 로우)로 설정되고, 인코딩 데이터 비트 및 DBI 비트가 병렬 데이터 버스의 전송채널을 통해 구동된다. DBI 비트는 수신 시스템에서 사용하기 전에 원래의 데이터 비트를 복원하는데 사용된다. 최소 영 알고리즘의 변형은 "최소 일(1)(minimum ones)" 알고리즘으로 지칭된다. 이 최소 일(1) 알고리즘은 병렬 데이터 버스를 따라 전송되는 데이터 비트의 이진 일(binary ones)의 개수를 감소시킨다. 최소 일 알고리즘은, 소정 수 이상의 데이터 비트가 이진 일인 경우, 데이터 비트를 반전시킨다. 만약, 소정 수 미만의 데이터 비트가 이진 일인 경우, 데이터 비트는 반전되지 않는다. 예컨대, 소정 수는 전체 데이터 비트 수의 절반일 수 있다. 따라서, 알고리즘에 따라, 데이터 비트를 반전시킬 것인지 아니면 반전시키지 않을 것인지의 여부가 판단되어, DBI 비트가 해당 상태(구현에 따라 하이 또는 로우)로 설정되고, 인코딩 데이터 비트 및 DBI 비트가 병렬 데이터 버스의 전송채널에 따라 구동된다. DBI 비트는 수신 시스템에서 사용하기 전에 원래의 데이터 비트를 복원하는데 사용된다. 도 1은 본 발명의 실시예에 따른 데이터 전송을 갖는 시스템(100)의 블록도이다. 제1 집적회로 디바이스(110)는 데이터 비트를 발생시켜 병렬 데이터 버스(120)를 통해 제2 집적회로 디바이스(130)에 전송한다. 데이터 버스(120)는 양방향 버스일 수도 있는데, 이 경우, 제2 집적회로 디바이스(130)는 데이터 비트를 발생시켜 데이터 버스(120)를 통해 제1 집적회로 디바이스(110)에 전송할 수 있다. 데이터 버스(120)는 채널이라 불리는 대략 병렬인 도전성 트레이스 또는 라인(conductive traces or lines)을 포함하며, 이들 채널은 그 각각의 단부에서 디바이스(110, 130)의 각가의 핀에 결합된다. 데이터 비트는 일(1) 및 영(0)을 포함하는 이진 데이터 비트이다. 1은 한정된 시간 동안에 고전압 신호에 의해 전송될 수 있는 반면, 0은 한정된 시간 동안에 저전압 신호에 의해 전송될 수 있다. 일부 실시예에서, 1 및 0을 나타내는 전압 레벨은 역전된다. 데이터 버스(120)는 임의 개수의 채널 또는 라인을 구비할 수 있고, 그 개수는 2개부터 디바이스(110,130) 사이에서 물리적으로 적절할 수까지이다. 데이터 버스(120)는 4, 8, 16, 32, 64 또는 72개의 채널 또는 라인을 포함할 수 있고, 데이터 버스(120)는 제어 신호를 데이터 비트와 병렬로 전송하기 위한 추가의 채널을 포함할 수도 있다. 예컨대, 데이터 버스(120)는 총 80개의 채널에 대해 72개의 데이터 채널과 8개의 제어 채널을 포함할 수 있다. 데이터 버스(120)는 논리적으로 바이트-와이드 레인(byte-wide lanes)으로 분할될 수도 있고, 비관련 데이터는 인접 레인을 통해 전송될 수도 있다. 도 2는 본 발명의 실시예에 따른 데이터 전송을 갖는 시스템(200)의 블록도이다. 메모리 뱅크는 버스 상에서 전송될 데이터 비트를 포함하는 복수의 동적 랜덤 액세스 메모리(DRAM) 디바이스(210)를 포함하는 DRAM 디바이스 어레이를 포함한다. 제어 및 전송 회로(220)는 DRAM 디바이스(210)로부터 데이터 비트를 수신하도록 결합된다. 제어 및 전송 회로(220)는 DBI 회로(224)를 포함한다. 이 DBI 회로(224)는 복수의 도전성 라인 또는 채널(230) 및 이하에서 기술되는 바와 같이 DBI 비트를 운반하기 위한 DBI 도전성 라인 또는 채널(240)을 포함하는 데이터 버스에 결합된다. 채널(230) 및 DBI 채널(240)은 데이터 비트를 수신기 디바이스(250), 특히 이 수신기 디바이스(250) 내의 수신기 회로(254)에 전달하도록 결합된다. 수신기 디바이스(250)는 DBI 채널(240)로부터의 DBI 비트를 이용하여 제어 및 전송 회로(220)에 의해 반전된 데이터 비트를 복원한다. 채널(230)은 예컨대, 4, 8 또는 16개의 채널과 같이 임의의 개수의 채널을 포함하거나, DBI 채널(240)이 ISI, 누화 및 SSN을 충분히 감소시키는 임의의 다른 개수의 채널을 구비할 수 있다. 제어 및 전송 회로(220)와 수신기 디바이스(250) 사이에 결합된 DBI 채널을 포함하는 더 많은 채널이 있을 수 있다. DRAM 디바이스(210), 제어 및 전송 회로(220), 및 수신기 디바이스(250)는 집적회로이다. DBI 회로(224)와 수신기 회로(254) 및 관련 동작이 이하에서 상세히 설명될 것이다. 도 3은 본 발명의 실시예에 따른 데이터 전송을 갖는 시스템(300)의 블록도이다. 메모리 뱅크는 데이터 버스 상에서 전송될 데이터 비트를 포함하는 복수의 DRAM 디바이스(310)를 포함하는 DRAM 디바이스 어레이를 포함한다. 제어 및 전송 회로(320)는 DRAM 디바이스(310)로부터 데이터 비트를 수신하도록 결합된다. 제어 및 전송 회로(320)는 DBI 회로(324)를 구비하고 있다. 이 DBI 회로(324)는 8개의 다수의 도전성 라인 또는 채널(330) 및 DBI 비트를 운반하기 위한 DBI 도전성 라인 또는 채널(340)을 포함하는 데이터 버스에 결합된다. 시스템(300)은 도 2에 도시된 시스템(200)과 유사하고 D0-D7로 각각 식별된 8개의 채널(330)이 존재한다는 점에서 보다 구체적이다. 채널(330) 및 DBI 채널(340)은 데이터 비트를 수신기 디바이스(350), 특히 이 수신기 디바이스(350) 내의 수신기 회로(354)에 전달하도록 결합된다. 수신기 디바이스(350)는 DBI 채널(340)로부터의 DBI 비트를 이용하여 제어 및 전송 회로(320)에 의해 반전된 데이터 비트를 복원한다. 제어 및 전송 회로(320)와 수신기 디바이스(350) 사이에 결합된 DBI 채널을 포함하는 더 많은 채널이 있을 수 있다. DRAM 디바이스(310), 제어 및 전송 회로(320), 및 수신기 디바이스(350)는 집적회로이다. DBI 회로(324)와 수신기 회로(354) 및 관련 동작이 이하에서 상세히 설명될 것이다. 일부 실시예에서, 도 2의 시스템(200) 또는 도 3의 시스템(300)의 메모리 뱅크는 도시된 것보다 많거나 적은 수의 DRAM 디바이스(210 또는 310)를 구비한다. 일부 실시예에서, 메모리 뱅크는 오직 단일의 DRAM 디바이스를 포함한다. 일부 실시예에서, 메모리 뱅크는 하나 이상의 정적 랜덤 액세스 메모리(SRAM) 디바이스 또는 플래쉬 메모리 디바이스 또는 다른 타입의 메모리 디바이스를 구비할 수도 있다. 일부 실시예에서, 메모리 뱅크는 SRAM만의 디바이스 또는 플래쉬 메모리만의 디바이스를 구비하거나 DRAM 디바이스, SRAM 디바이스, 플래쉬 메모리 디바이스 및 기타 다른 메모리 디바이스의 다양한 조합을 구비한다. 도 4는 본 발명의 실시예에 따른 DBI 회로(400)의 블록도이다. DBI 회로(400)는 DBI 알고리즘을 선택한 다음, 선택된 DBI 알고리즘에 따라 원래의 데이터 비트를 인코딩한다. 결과적인 인코딩된 데이터 비트는 라인 그룹 상에서 발생된다. DBI 회로(400)는 도 2에 도시된 제어 및 전송 회로(220)의 DBI 회로(224) 또는 도 3에 도시된 제어 및 전송 회로(320)의 DBI 회로(324)로서 도시된다. 원래의 데이터 비트 블록은 멀티플렉서(404)의 제1 입력, 배타적-OR(XOR) 논리 게이트(406)의 제1 입력, 및 반전 회로(410)에 결합되는 라인 그룹(402) 상에서 수신된다. 반전 회로(410)는 라인들(402)로부터 원래의 데이터 비트를 수신하고, 라인 그룹(412) 상에 인코딩된 데이터 비트를 발생시킨다. 만약, 원래의 데이터 비트가 반전 회로(410)에 의해 반전되지 않는다면, 라인(412) 상의 인코딩된 데이터 비트는 라인(402) 상의 원래의 데이터 비트와 동일하다. 다수 검출 회로(420)는 라인(402) 상의 원래의 데이터 비트가 반전될지 여부를 나타내기 위해 반전 회로(410)에 결합된 라인(424) 상에서 신호를 발생시킨다. XOR 논리 게이트(406)의 제2 입력은 라인(412) 상의 인코딩된 데이터 비트를 수신하기 위해 결합된다. XOR 논리 게이트(406)는 라인(402) 상의 원래의 데이터 비트와 라인(412) 상의 인코딩된 데이터 비트를 비교하여 라인 그룹(430) 상에 XOR 데이터 비트를 발생시키도록 구성된다. 만약, 원래의 데이터 비트와 인코딩된 데이터 비트가 대응하는 각각의 라인(402 및 412) 상에서 상이하다면, XOR 논리 게이트(406)는 각각의 라인(430) 상에 이진 일(1)을 발생시킨다. 만약, 원래의 데이터 비트와 인코딩된 데이터 비트가 대응하는 각각의 라인(402 및 412) 상에서 동일하다면, XOR 논리 게이트(406)는 각각의 라인(430) 상에 이진 영(0)을 발생시킨다. 라인(430)은 멀티플렉서(404)의 제2 입력에 결합되고, 이 멀티플렉서(404)는 제어회로(434)로부터 결합된 라인(436) 상의 제어 신호에 응답하여 라인(402)으로부터의 원래의 데이터 비트 또는 라인(430)으로부터의 XOR 데이터 비트를 라인 그룹(432) 및 다수 검출 회로(420)에 결합한다. 제어 회로(434)는 라인(436) 상의 제어 신호로 DBI 회로(400)가 최소 천이 알고리즘, 즉, 최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘을 수행할 것인지 여부를 결정한다. 만약, 라인(430) 상의 XOR 데이터 비트가 다수 검출 회로(420)에 결합되면, 최소 천이 알고리즘이 구현된다. 만약, 라인(402) 상의 원래의 데이터 비트가 다수 검출 회로(420)에 결합되면, 최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘이 수행된다. 다수 검출 회로(420)는 라인(430) 상의 XOR 데이터 비트가, 라인(412) 상의 다수의 출력신호가 다음번 클록 사이클에서 상태를 변경할 것임을 나타내는 다수의 이진 일(1)을 포함하는지의 여부를 판단하여 최소 천이 알고리즘을 구현한다. 만약, 라인(430) 상의 XOR 데이터 비트가 다수의 이진 일(1)을 포함하면, 다수 검출 회로(420)는 반전 회로(410)로 하여금 라인(402) 상의 원래의 데이터 비트를 반전시켜 라인(412) 상에 인코딩 데이터 비트를 발생시키도록 명령하기 위한 신호를 라인(424) 상에 발생시키고, 라인(412) 상의 인코딩된 데이터 비트가 반전되는 것을 나타내기 위해 DBI 채널(440) 상에 하이(high) DBI 비트를 발생시킨다. 만약, 라인(430) 상의 XOR 데이터 비트가 라인(412) 상의 다수 미만의 출력신호가 다음번 클록 사이클에서 상태를 변경할 것임을 나타내는 다수의 이진 영(0)을 포함하면, 다수 검출 회로(420)로부터의 라인(424) 상의 신호는 반전 회로(410)로 하여금 라인(402) 상의 원래의 데이터 비트를 반전시키도록 명령하지 않으며, 후속 클록 사이클에서 라인(412) 상에 발생된 인코딩된 데이터 비트는 라인(402) 상의 원래의 데이터 비트와 동일하다. 이 경우, 다수 검출 회로(420)는 라인(412) 상의 인코딩된 데이터 비트가 반전되지 않음을 나타내기 위해 DBI 채널(440) 상에 로우(low) DBI 비트를 발생시킨다. 다수 검출 회로(420)는 라인(402) 상의 원래의 데이터 비트가 다수의 이진 영(0)을 포함하고 있는지의 여부를 판단하여 최소 영(0) 알고리즘을 구현한다. 만약, 라인(402) 상의 원래의 데이터 비트가 다수의 이진 영(0)을 포함하고 있다면, 다수 검출 회로(420)는 반전 회로(410)로 하여금 라인(402) 상의 원래의 데이터 비트를 반전시켜 후속 클록 사이클에서 라인(412) 상에 인코딩된 데이터 비트를 발생시키도록 명령하기 위한 신호를 라인(424) 상에 발생시키고, 라인(412) 상의 인코딩된 데이터 비트가 반전되는 것을 나타내기 위해 DBI 채널(440) 상에 하이 DBI 비트를 발생시킨다. 만약, 라인(402) 상의 원래의 데이터 비트가 다수의 이진 일(1)을 포함하고 있다면, 다수 검출 회로(420)로부터의 라인(424) 상의 신호는 반전 회로(410)로 하여금 라인(402) 상의 원래의 데이터 비트를 반전시키도록 명령하지 않으며, 후속 클록 사이클에서 라인(412) 상에 발생된 인코딩된 데이터 비트는 라인(402) 상의 원래의 데이터 비트와 동일하다. 이 경우, 다수 검출 회로(420)는 라인(412) 상의 인코딩된 데이터 비트가 반전되지 않음을 나타내기 위해 DBI 채널(440) 상에 로우 DBI 비트를 발생시킨다. 다수 검출 회로(420)는 라인(402) 상의 원래의 데이터 비트가 다수의 이진 일(1)을 포함하고 있는지의 여부를 판단함으로써 최소 일(1) 알고리즘을 구현한다. 만약, 라인(402) 상의 원래의 데이터 비트가 다수의 이진 일(1)을 포함하고 있다면, 다수 검출 회로(420)는 반전 회로(410)로 하여금 라인(402) 상의 원래의 데이터 비트를 반전시켜 후속 클록 사이클에서 라인(412) 상에 인코딩된 데이터 비트를 발생시키도록 명령하기 위한 신호를 라인(424) 상에 발생시키고, 라인(412) 상의 인코딩된 데이터 비트가 반전되는 것을 나타내기 위해 DBI 채널(440) 상에 하이 DBI 비트를 발생시킨다. 만약, 라인(402) 상의 원래의 데이터 비트가 다수의 이진 영(0)을 포함하고 있다면, 다수 검출 회로(420)로부터의 라인(424) 상의 신호는 반전 회로(410)로 하여금 라인(402) 상의 원래의 데이터 비트를 반전시키도록 명령하지 않으며, 후속 클록 사이클에서 라인(412) 상에 발생된 인코딩된 데이터 비트는 라인(402) 상의 원래의 데이터 비트와 동일하다. 이 경우, 다수 검출 회로(420)는 라인(412) 상의 인코딩된 데이터 비트가 반전되지 않음을 나타내기 위해 DBI 채널(440) 상에 로우 DBI 비트를 발생시킨다. 다수 검출 회로(420)는 다수의 이진 일(1)을 검출하여 최소 일(1) 알고리즘을 구현하거나, 다수의 이진 영(0)을 검출하여 최소 영(0) 알고리즘을 수행하도록 구성될 수 있다. 다수 검출 회로(420)가 다수의 이진 일(1) 및 이진 영(0) 양쪽을 검출하여 본 발명의 실시예에 따른 최소 일(1) 및 최소 영(0) 알고리즘 양쪽을 수행할 수 있도록 부가적인 제어 회로(도시생략)가 추가될 수 있다. DBI 비트의 전압 레벨은 역전될 수 있고 수신기 회로의 적절한 논리를 갖는 동일한 정보를 전달하여 DBI 비트를 해석한다. 도 5는 본 발명의 실시예에 따른 수신기 회로(500)의 블록도이다. 수신기 회로(500)는 도 2에 도시된 수신기 디바이스(250)의 수신기 회로(254) 또는 도 3에 도시된 수신기 디바이스(350)의 수신기 회로(354)로서 도시된다. 수신기 회로(254) 및 수신기 회로(354)는 본 발명의 실시예에 따라 도 5에 도시된 것보다 많은 채널을 수신하기 위해 부가적인 구성요소를 구비한다. 수신기 회로(500)는 8개의 XOR 논리 게이트(510)를 구비하는데, 각각의 논리 게이트는 병렬 데이터 버스에서 8개의 채널 D0-D7의 각각에 대응한다. 각각의 채널 D0-D7은 각각의 XOR 논리 게이트(510)의 제1 입력에 결합되고, 각 XOR 논리 게이트(510)의 제2 입력은 DBI 비트가 채널 D0-D7 상에서 데이터 비트와 병렬로 전송되는 DBI 도전성 라인 또는 채널(515)에 결합된다. 만약, 채널 D0-D7 상에서 전송된 데이터 비트가 전송 전에 원래의 데이터로부터 반전되었다면, DBI 비트는 이진 일(1)이고, 채널 D0-D7 상의 데이터 비트는 각각의 XOR 논리 게이트(510)에 의해 반전되어 XOR 논리 게이트(510)의 출력 상에 원래의 데이터 비트를 발생시킨다. XOR 논리 게이트(510)의 출력은 데이터 레지스터(520)의 각각의 저장장소 R0-R7에 결합되어 수신기 디바이스(250 및 350)와 같은 수신기 디바이스에 의해 사용될 원래의 데이터 비트를 저장한다. 만약, 채널 D0-D7 상에서 전송된 데이터 비트가 전송 전에 원래의 데이터 비트로부터 반전되지 않았다면, DBI 비트는 이진 영(0)이고, 채널 D0-D7 상의 데이터 비트는 각각의 XOR 논리 게이트(510)에 의해 변경되지 않고, XOR 논리 게이트(510)의 출력 및 데이터 레지스터(520)의 각각의 저장장소 R0-R7로 전달어 수신기 디바이스(250 및 350)와 같은 수신기 디바이스에 의해 사용될 원래의 데이터 비트를 저장한다. 도 6은 본 발명의 실시예에 따른 몇가지 방법(600)의 플로우차트이다. 방법(600)은 블록(610)에서 시작한다. 블록(620)에서, 원래의 데이터 비트 블록이 수신된다. 블록(630)에서, 원래의 데이터 비트 블록은 데이터 비트의 N개의 서브셋(subsets)으로 분할되고, 여기서 N은 정수이다. 블록(640)에서, 데이터 비트의 제1 서브셋은 DBI 비트를 갖는 최소 영(0) 알고리즘에 따라 인코딩되고, 데이터 비트의 인코딩된 제1 서브셋 및 DBI 비트는 복수의 병렬 라인 상에서 전송된다. 블록(650)에서, 카운터는 2로 설정된다. 블록(660)에서, 데이터 비트의 후속하는 서브셋은 DBI 비트를 갖는 최소 천이 알고리즘에 따라 인코딩되고, 후속하는 인코딩된 데이터 비트의 서브셋 및 DBI 비트는 복수의 병렬라인 상에서 전송된다. 블록(670)에서, 방법(600)은 카운터가 정수 N과 같은지의 여부를 판단한다. 만약, 블록(670)에서, 카운터가 정수 N과 같으면, 방법(600)은 블록(674)으로 진행하고, 여기에서 방법(600)은 전송할 데이터 비트가 더 있는지의 여부를 판단한다. 만약, 전송할 데이터 비트가 더 있다면, 방법(600)은 블록(620)으로 복귀한다. 만약, 전송할 데이터 비트가 더 이상 없으면, 방법(600)은 블록(680)에서 종료된다. 만약, 블록(670)에서, 카운터가 정수 N이 아니면, 방법(600)은 블록(690)으로 진행하여 정수 1이 카운터에 가산되고, 방법(600)은 블록(660)으로 복귀하여 후속하는 데이터 비트의 서브셋이 DBI 비트를 갖는 최소 천이 알고리즘에 따라 인코딩되며, 인코딩된 후속하는 데이터 비트의 서브셋 및 DBI 비트는 복수의 병렬라인 상에서 전송된다. 도 7은 본 발명의 실시예에 따른 몇 가지 방법(700)의 플로우차트이다. 방법(700)은 블록(710)에서 시작한다. 블록(720)에서, 원래의 데이터 비트 블록이 수신된다. 블록(730)에서, 원래의 데이터 비트 볼록은 데이터 비트의 N개의 서브셋으로 분할되고, 여기서 N은 정수이다. 블록(740)에서, 데이터 비트의 제1 서브셋은 DBI 비트를 갖는 최소 일(1) 알고리즘에 의해 인코딩되고, 인코딩된 데이터 비트의 제1 서브셋 및 DBI 비트는 복수의 병렬 라인 상에서 전송된다. 블록(750)에서, 카운터는 2로 설정된다. 블록(760)에서, 후속하는 데이터 비트의 서브셋은 DBI 비트를 갖는 최소 천이 알고리즘에 의해 인코딩되고, 인코딩된 후속하는 데이터 비트의 서브셋 및 DBI 비트는 복수의 병렬라인 상에서 전송된다. 블록(770)에서, 방법(700)은 카운터가 정수 N과 같은지의 여부를 판단한다. 만약, 블록(770)에서, 카운터가 정수 N과 같으면, 방법(700)은 블록(774)으로 진행하고, 여기에서 방법(700)은 전송할 데이터 비트가 더 있는지의 여부를 판단한다. 만약, 전송할 데이터 비트가 더 있다면, 방법(700)은 블록(720)으로 복귀한다. 만약, 전송할 데이터 비트가 더 이상 없으면, 방법(700)은 블록(780)에서 종료된다. 만약, 블록(770)에서, 카운터가 정수 N이 아니면, 방법(700)은 블록(790)으로 진행하여 정수 1이 카운터에 가산되고, 방법(700)은 블록(760)으로 복귀하여 후속하는 데이터 비트의 서브셋이 DBI 비트를 갖는 최소 천이 알고리즘에 의해 인코딩되며, 인코딩된 후속하는 데이터 비트의 서브셋 및 DBI 비트는 복수의 병렬라인 상에서 전송된다. 도 8은 본 발명의 실시예에 따른 시스템(860)의 블록도이다. 일부 실시예에서, 시스템(860)은 버스(873)를 통해 디스플레이(868) 및/또는 무선 송수신기(872)에 결합되는 프로세서(864)를 구비할 수도 있다. 디스플레이(868)는 무선 송수신기(872)에 의해 수신된 데이터를 표시하는데 사용될 수 있다. 일부 실시예에서, 시스템(860)은 복수의 DRAM 디바이스를 구비하는 DRAM 메모리 디바이스 어레이(874) 및/또는 복수의 플래쉬 메모리 디바이스를 구비하는 플래쉬 메모리 디바이스 어레이(875)와 같은 메모리 디바이스를 구비할 수 있다. DRAM 메모리 디바이스 어레이(874) 및/또는 플래쉬 메모리 디바이스 어레이(875)는 본 명세서에 기술된 본 발명의 실시예에 따라 버스(877)를 통해 제어 및 전송회로(876)와 데이터 비트를 교환하도록 결합된다. 프로세서(864)는 본 명세서에 기술된 본 발명의 실시예에 따라 버스(878)를 통해 제어 및 전송회로(876)와 데이터 비트를 교환하도록 결합된다. DRAM 메모리 디바이스 어레이(874)의 DRAM 디바이스는 동기식 DRAM(SDRAM) 장치일 수도 있다. 프로세서(864)는 도 2 및 도 3에 각각 도시된 수신기 디바이스(250 또는 350)의 기능을 수행하고, 본 발명의 실시예에 따라 도 5에 도시된 수신기 회로(500)를 구비할 수도 있다. 제어 및 전송회로(876)는 본 발명의 실시예에 따라 도 4에 도시된 DBI 회로(400)와 같은 DBI 회로를 구비할 수도 있다. 제어 및 전송회로(876)는 본 발명의 실시예에 따라 도 2에 도시된 제어 및 전송회로(220) 또는 도 3에 도시된 제어 및 전송회로(320)일 수도 있다. 일부 실시예에서, 시스템(860)은 버스(873)를 통해 프로세서(864)에 결합되는, 렌즈(879) 및 촬상면(880)을 구비한 카메라를 포함할 수도 있다. 촬상면(880)은 렌즈(879)에 의해 포획된 빛을 수신하는데 사용될 수 있다. 다양한 변형예가 가능하다. 예컨대, 일부 실시예에서, 시스템(860)은 무선 송수신기(872)의 피니온(pinion)을 형성하는 휴대폰 수신기(882)를 구비할 수도 있다. 휴대폰 수신기(882)는 프로세서(864)에 의해 처리되어 디스플레이(868) 상에 표시될 데이터를 수신할 수도 있다. 일부 실시예에서, 시스템(860)은 버스(887)를 통해 프로세서(864)에 결합되는, 메모리 디바이스(885)를 구비한 오디오, 비디오 또는 멀티미디어 플레이어(884) 및 미디어 재생 제어부 세트(886)를 구비할 수 있다. 프로세서(864)는 버스(895)를 통해 오디오 장치(892) 및/또는 모뎀(894)과 데이터 비트를 교환하도록 결합될 수 있다. 일부 실시예에서, 프로세서(864)는 버스(898)를 통해 제2 프로세서(896)와 데이터 비트를 교환하도록 결합된다. 프로세서(864) 및 제2 프로세서(896)는 모두 본 명세서에 기술된 본 발명의 실시예에 따라 데이터 비트를 교환하도록 본 명세서에 도시되고 기술된 회로 및 디바이스와 같은 회로 및 디바이스를 구비할 수 있다. 본 명세서에 기술된 본 발명의 실시예에 따르면, 시스템(860)의 전자부품의 일부는 시스템(860)의 다른 부품에 데이터를 전송할 수도 있다. 본 명세서에 기술된 임의의 회로 또는 시스템은 모듈로서 지칭될 수 있다. 모듈은 본 발명의 실시예들에 따라 회로 및/또는 펌웨어를 포함할 수 있다. 본 명세서에 기술된 라인 그룹 중 일부는 대략 병렬인 도전성 트레이스 또는 라인이다. 방법(600 및 700)의 각각의 동작은 도시된 순서로 또는 임의의 특정 순서로 수행될 필요는 없다. 일부 동작은 반복 수행될 수도 있고, 다른 동작은 한 번만 발생될 수도 있다. 본 발명의 실시예는 도 6 및 도 7에 도시된 것보다 적거나 많은 동작을 가질 수도 있다. 본 명세서에 기술된 본 발명의 실시예의 구현을 통해, 제1 DBI 알고리즘에 따라 제1 사이클 동안 병렬 채널 상에서 전송되는 데이터 비트를 인코딩하고 제2 DBI 알고리즘에 따라 제2 사이클 동안 병렬 채널 상에서 전송되는 데이터 비트를 인코딩함으로써 ISI, 누화 및 SSN을 감소시키고 전력소모를 개선시킬 수 있다. 본 발명의 실시예에 따르면, 패킷의 데이터 비트 중 제1 바이트는 최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘에 따라 인코딩되어 각 패킷의 시작부의 데이터 비트를 로우 파워 상태로 리셋한다. 최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘에 따른 인코딩은 이미 전송된 데이터 비트의 상태에 대한 기억을 필요로 하지 않는다. ISI, 누화 및 SSN을 감소시키기 위해 저전력 동작을 유지하면서, 패킷의 제1 바이트에 후속하는 데이터 비트가 최소 천이 알고리즘에 의해 인코딩되어 천이 수를 줄일 수 있다. 전송된 데이터 비트의 이전 상태가 항상 알려져 있는 애플리케이션에서도, 본 명세서에 기술된 본 발명의 실시예는 여전히 시스템의 주기적인 리셋팅을 저전력 상태로 제공한다. 전술한 상세한 설명 및 도면은 일부 실시예를 예시함으로써 당업자가 본 발명의 실시예를 실시할 수 있도록 해 준다. 그외의 실시예는 구조적, 논리적, 전기적, 프로세스, 및 다른 변경예를 포함할 수도 있다. 도면에서, 유사한 특징부 또는 유사한 참조부호는 여러 도면을 통해 실제로 유사한 특징을 기술하고 있다. 예시들은 단지 가능한 변경예를 타입화(typify)한다. 일부 실시예들의 부분 및 특징은 다른 실시예들의 부분 및 특징에 포함되거나 또는 이들로 대체될 수 있다. 많은 다른 실시예들은 전술한 내용을 읽고 이해할 때 당업자에게 명백해질 것이다. 따라서, 본 발명의 실시예의 범위는 첨부된 특허청구에 부여된 전 범위의 균등물과 함께 첨부된 특허청구에 의해 결정된다. 독자가 기술적 개시내용의 특징을 신속하게 확인할 수 있도록 하는 요약서를 규정하는 37 CFR §1.72(b)에 부합하도록 요약서가 제공된다. 요약서는 특허청구의 범위의 범주 또는 의미를 해석하거나 제한하는데 사용되지 않는다는 이해와 함께 제출된다. |
