Processing unit and an arithmetic processing method

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、演算処理装置及び演算処理方法に係わり、特に無線ＬＡＮ（Ｌｏｃａｌ
Ａｒｅａ Ｎｅｔｗｏｒｋ）における送信データの直流（以下、ＤＣと称す）バイアスを抑制するために用いられるホワイトナー・エンコーダの演算処理装置および演算処理方法に関する。

【０００２】

【従来の技術】無線ＬＡＮはＩＥＥＥ（Ｉｎｓｔｉｔｕ
ｔｅ ｏｆ Ｅｒｅｃｔｒｉｃａｌａｎｄ Ｅｒｅｃｔ
ｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）８０２．１１委員会において標準化が進められており、ホワイトナー・エンコーダに関してもそのアルゴリズムが、ＩＥＥＥ
“Ｗｉｒｅｌｅｓｓ ＬＡＮ Ｍｅｄｉｕｍ Ａｃｃｅ
ｓｓ Ｃｏｎｔｒｏｌ（ＭＡＣ）ａｎｄ Ｐｈｙｓｉｃ
ａｌ Ｌａｙｅｒ（ＰＨＹ）Ｓｐｅｃｉｆｉｃａｔｉｏ
ｎｓ”Ｄｒａｆｔ Ｓｔａｎｄａｒｄ ＩＥＥＥ８０
２．１１の２５ Ｊａｎｕａｒｙ １９９６（Ｐ８０
２．１１Ｄ３）の第１７９頁〜第１８０頁，第１８３頁〜第１８４頁，第１８９頁に記載されている。

【０００３】同誌所載のフレームフォーマットを示した図７を参照しながら、周波数ホッピングのスペクトラム拡散（ＦＨ−ＳＳ）方式で、伝送速度２Ｍｂｐｓの無線ＬＡＮで用いられる送信フレームに関して説明する。

【０００４】同図を参照すると、送信フレームは“１”
と“０”の繰り返しである８０ビットのｐｒｅａｍｂｌ
ｅ（以下、プリアンブルと称す）５３に続いて、１６ビットのスタートフレームデリミタ５４（以下、ＳＦＤと称す）を送信し、このあと有効なデータが続くことを受信側に示す。 ＳＦＤ５４に続いて、送信データ長や送信フレームに関する情報を含んだ１６ビットのｈｅａｄｅ
ｒ（以下、ヘッダーと称す）５５が送られた後、実際に送りたい送信データ５６を送ることになる。 送信データ５６は可変長である。

【０００５】次に、ホワイトナー・エンコーダによって、６４ビット毎に２ビットのｓｔｕｆｆ ｂｉｔ（以下、スタッフビットと称す）５２が挿入されて送信される。 送信フレームのＤＣバイアスを抑制するため、ホワイトナー・エンコーダによって、ある６４ビット間のデータは実際の送信ｄａｔａ（以下、データと称す）５６
に対して論理レベルのハイレベルの“１”とロウレベルの“０”ビットを反転した送信データ５６が送信される。

【０００６】このとき、ビット反転された送信データ５
６が設定されている６４ビット区間の前の区間に挿入されるスタッフビット５２は、予め“１１”に設定されている。 そのため、受信側では受信した送信フレームのスタッフビット５２が“１１”のときは、そのあとに続く送信データ５６を再度ビット反転する処理を行なうことによって、正しいデータを受信することになる。 送信フレームの最後にはエラーチェック用のＣＲＣ５７が付加されている。

【０００７】図８は、前述したＩＥＥＥ８０２．１１に示されているホワイトナー・エンコーディング・アルゴリズムに従って構成された、従来の無線ＬＡＮにおける演算処理装置の一例を示すブロック図である。 同図および図７を併せて参照しながら動作を説明する。

【０００８】パラレルデータ形式の送信データは、まずＰｔｏＳ（以下、パラレル−シリアル変換回路と称す）
１１に入力される。 パラレル−シリアル変換回路１１
は、送信データをシリアルデータ形式に変換する。 このシリアルデータ化された送信データ５６をｓｃｒａｍｂ
ｌｅｒ（以下、スクランブラと称す）１２がランダム化する。

【０００９】スクランブルされたデータは、ｎ−ｂｉｔ
ｓｉｆｔ ｒｅｇｉｓｔｅｒ（以下、６４ビット・シフトレジスタ１３と称す）に入力される。 ６４ビット・
シフトレジスタ１３は、送信フレーム５１の送信データ５６から６４ビット毎にデータを取り出す。 この取り出された６４ビットのデータに対して、ｗｅｉｇｈｔ（以下、ウエイト回路と称す）３６とａｄｄｅｒ（以下、加算回路Ａと称す）は、各ビット毎ごとにウエイトを付けて加算する。

【００１０】これは前述したＩＥＥＥ８０２．１１のアルゴリズムにおける、（ｂｉａｓ ｎｅｘｔ ｂｌｏｃ
ｋ）＝Ｓｕｍ｛ｗｅｉｇｈｔ（ｂ（３２））｝を実行することになる。 このアルゴリズムのｂ（１）からｂ（３
２）は６４ビット・シフトレジスタ１３によって取り出された２ビットシンボルデータであり、データｂ（０）
はスタッフビット５２である。 このスタッフビット５２
を、２−ｂｉｔ ｓｔｕｆｆ（以下、スタッフビット挿入回路と称す）１４ｃは、フレーム中の６４ビット毎に２ビットづつ挿入する。 スタッフビット５２の初期値はｂ（０）＝００である。

【００１１】ここで言うウエイト値は、動作説明用タイミングチャートを示した図９およびその次の区間のタイミングチャートを示した図１０の最上段に示すように、
ウエイト回路３６により後述する重み付けが２ビット毎に行われたデータである。 すなわち、図中２段目の波形はスクランブラ回路１２の出力波形であり、例えばＢ１
区間の８１ｈでみると、１００００００１となっており、このデータに対応するウエイト出力は＋３−３−３
−１になっている。 つまり、送信データ５６の２ビットシンボルデータが“１０”のとき＋３であり、“１１”
のとき＋１であり、“０１”のとき−１であり、“０
０”のとき−３である。

【００１２】上述したアルゴリズムによれば、例えば、
ｂ（１）＝１０のときは、ｗｅｉｇｈｔ（ｂ（１））＝
＋３であり、ｂ（２）＝０１のときは、ｗｅｉｇｈｔ
（ｂ（２））＝−１であることを示す。

【００１３】加算回路Ａ３１は、フレーム送信開始時および６４ビット毎に演算を行った後に、リセットされる。 このリセットによって、加算回路Ａ３１は内容がクリアされ“０”となる。

【００１４】ここで、加算回路Ａ３１によって計算された結果を信号ｂｉａｓとし、加算回路Ｂ３２によって計算された結果を累積した信号ａｃｃｕｍとすると、ｃｏ
ｍｐａｒａｔｅｒ（以下、比較回路と称す）３３によって、ｂｉａｓ＊ａｃｃｕｍ＞０かどうかを判定する。 これは前述したアルゴリズムにおける、ＩＦ＝｛［（ａｃ
ｃｕｍ）＊（ｂｉａｓ ｎｅｘｔ ｂｒｏｃｋ）＞
０］｝ｔｈｅｎ…を実行することになる。

【００１５】判定結果が（ｂｉａｓ）＊（ａｃｃｕｍ）
＞０のとき、比較回路３３の出力を“０”とし、（ｂｉ
ａｓ）＊（ａｃｃｕｍ）＜０のとき、比較回路３３の出力を“１”とする。

【００１６】比較回路３３の出力が“０”のとき、ｂｉ
ｔ ｉｎｖｅｒｓｉｏｎ（以下、ビット反転回路と称す）１５によって、ｂｉａｓの演算に用いた６４ビット間のデータに対して、各ビットが送出されるときに、ビット反転回路１５によってビット反転を行う。 これは前述のアルゴリズムにおける、 Ｉｎｖｅｒｔ｛ｂ（０），…，ｂ（Ｎ）｝ を実行することになる。 比較回路３３の出力が“１”のときはビットの反転は行わない。

【００１７】また、比較回路３３の出力が“０”のとき、ｉｎｖｅｒｓｉｏｎ（以下、符号反転回路と称す）
３４によって、加算回路Ａ３１の出力であるｂｉａｓの符号の反転を行う。 これは前述のアルゴリズムにおける、（ｂｉａｓ ｎｅｘｔ ｂｌｏｃｋ）＝−（ｂｉａ
ｓ ｎｅｘｔ ｂｌｏｃｋ）を実行することになる。 比較回路３３の出力が“１”のときはビットの反転は行わない。

【００１８】以上のように、加算回路Ａ３１では、ある６４ビット区間ごとに送信データを加算し、加算回路Ｂ
３２で加算回路Ａ３１で得た結果を加算する。 加算回路Ｂ３２の結果はレジスタ３５に保存され、６４ビット区間ごとに加算回路Ａ３１とレジスタ３５の値が比較回路３３によって比較さる。 比較回路３３の結果に従って、
符号反転回路３４では、加算回路Ａ３１の結果の符号を反転し、ビット反転回路１５では送信データの“１”と“０”をビット毎に反転を行うように動作する。

【００１９】次に、図８と動作説明用のタイミングチャートを示した図９および図１０とを併せて参照しながら、従来のホワイトナー・エンコーダの動作を説明する。 図９では、スクランブル後の送信データとして、１
６進数で６Ｅｈ、ＣＡｈ、９Ｂｈ、Ｂ７ｈ、ＢＦｈ、Ｄ
Ｆｈ、３Ｅｈ、ＥＦｈ、（図９中のＡ１区間部分）、８
１ｈ、Ｃ３ｈ、３Ｂｈ、６３ｈ、２Ａｈ、３９ｈ、８５
ｈ、８９ｈ、（図９中のＢ１区間部分）、Ａ４ｈ、Ｂ２
ｈ、６１ｈ、２４ｈ、４Ｂｈ、ＣＣｈ、９Ａｈ、５８
ｈ、（図９および９中のＣ１区間部分）をＬＳＢから送信する場合の例である。

【００２０】例えば、６３ｈをＬＳＢから送信すると、
１１０００１１０と送信される。 ここで、図９ではＡ１
期間のデータが描かれていないが、Ａ２と同様である。

【００２１】Ａ１区間のデータは、６４ビット・シフトレジスタ１３によって６４ビット分シフトされ、送信データとしてはＡ２区間に送信される。 同様に、Ｂ１区間のデータはＢ２区間に、Ｃ１区間のデータはＣ２区間に送信されることになる。 この様に６４ビット分シフトするのは、ある６４ビット間のデータをもとに、後述するウエイトの演算方法にしたがってウエイトを計算した後に、そのデータをビット反転するかどうかを判断してから送信しなければならないためである。

【００２２】加算回路Ａ３１は６４ビット間のデータをウエイトを付けて加算する。 前述したようにデータが“１０”のときは＋３で、“１１”のときは＋１、“０
１”のときは−１、“００”のときは−３である。これを適用すると、例えば、１１０００１１０をウエイトを付けて加算すると、（１１）＋（００）＋（０１）＋
（１０）＝＋１−３−１＋３＝０となる。

【００２３】図９のタイミング（１）において、ウエイト回路３６および加算回路Ａ３１によって、Ａ１区間のウエイト値の総和を計算すると、＋１−３−１＋１−１
−１−３＋１＋１−１＋３−１＋１＋３＋１−１＋１＋
１＋１−１＋１＋１＋３＋１−１＋１＋１−３＋１＋１
−１＋１＝＋８という結果が得られる。 Ａ１区間に関しては、加算回路Ａ３１の結果がそのままレジスタ３５に蓄積される。

【００２４】図１０のタイミング（２）において、ウエイト回路３６および加算回路Ａ３１によって、Ｂ１区間のウエイト値の総和を計算すると、＋３−３−３−１＋
１−３−３＋１＋１−１＋１−３＋１−３−１＋３−１
−１−１−３＋３−１＋１−３＋３＋３−３−１＋３−
１−３−１＝−１６という結果が得られる。

【００２５】また、このタイミングで、加算回路Ａ３１
の結果（−１６）とレジスタの値（＋８）が比較回路３
３によって比較され、（加算回路Ａ）＊（レジスタ）＜
０という結果になるので、符号反転回路３４及びビット反転回路１５に対して、データを反転させる信号は出力しない。

【００２６】図９では、比較回路３３の出力は“１”である。 つまり、データの反転は行わないので、符号反転回路３４の出力は（−１６）であり、Ｂ２の区間の送信データはＢ１区間のデータをビット反転せずにそのまま送信する。 加算回路Ｂ３２では、符号反転回路３４の出力（−１６）とレジスタの出力（＋８）を加算し、（−
８）という値を得る。 この加算回路Ｂ３２の結果は、レジスタ３５に蓄積される。

【００２７】同様に、図１０のタイミング（３）では、
ウエイト回路３６および加算回路Ａ３１によって、Ｃ１
区間のウエイト値の総和を計算すると、−３＋３−１−
１−１−３＋１−１＋３−３−１＋３−３＋３−１−３
＋１−１−３＋３−３＋１−１−１＋３−１−３−１＋
３＋３＝−１０という結果が得られる。

【００２８】また、このタイミングで、加算回路Ａ３１
の結果（−１０）とレジスタ３５（−８）の値が比較回路３３によって比較され、（加算回路Ａ３１）＊（レジスタ３５）＞０という結果になるので、符号反転回路３
４およびビット反転回路１５に対して、データを反転させる信号を出力する。 図１０では、比較回路３３の出力は“０”である。

【００２９】つまり、データの反転を行うので、符号反転回路３４の出力は＋１０となり、Ｃ２の区間の送信データはＣ１区間のデータをビット反転して送信することになる。 加算回路Ｂ３２では、符号反転回路３４の出力（＋１０）とレジスタ３５の出力（−８）を加算し、＋
２という値を得る。 この加算回路Ｂ３２の結果は、レジスタ３５に蓄積される。

【００３０】送信データがビット反転されている区間は、スタッフビットが“１１”となるので、受信側では、スタッフビットを判断して“１１”であれば、それに続く６４ビットのデータを再度反転して戻すことになる。

【００３１】ホワイトナー・エンコーダによるＤＣバイアス抑制の効果は、例えば、Ｃ２区間を反転しなかった場合には、Ｃ２区間が終了した後のレジスタの値は、＋
８（Ｂ１区間のレジスタ値）−１６（符号反転回路出力）−１０（Ｃ１区間のウエイト値総和）＝−１６となり、送信データのウエイト値が（−）側に片寄ってしまう。 そこで、Ｃ２区間をビット反転すると、前述のように、レジスタの値は（＋８−１６＋１０）＝＋２となり、逆に（＋）側になるが、大きく片寄ることはない。

【００３２】上述の様に処理を実行して、送信データ中の“１”と“０”の数を調整することにより、送信データのＤＣバイアスを抑制することができる。

【００３３】

【発明が解決しようとする課題】上述した従来の技術の問題点は、ホワイトナー・エンコーディングを行う演算処理装置の回路構成が大きくなってしまうことである。

【００３４】その理由は、前述したように、従来のホワイトナー・エンコーディングを行う演算処理装置では、
シフトレジスタ１３やビットスタッフ回路１４の他に、
ウエイト演算を行うための２つの加算回路３１および３
２、ウエイト演算結果を反転するための符号反転回路３
４、過去のウエイト演算結果を保存するためのレジスタ３５、送信データを反転するかどうかを判断する比較回路３３等で構成されていたからである。

【００３５】本発明の目的は、上述した従来の欠点に鑑みなされたものであり、ホワイトナー・エンコーディングを行う演算方法を変更することにより、回路構成を簡素化することにある。

【００３６】

【課題を解決するための手段】本発明の演算処理装置の特徴は、パラレルデータ形式の送信データをパラレル−
シリアル変換した後このシリアルデータ化された送信データがスクランブラでランダム化されて供給されるマルチプレクサと、このマルチプレクサから供給されるデータが任意のビット数ｎ（ｎ≧４の偶数）で区切られたデータ区間であって、２ビットシンボルデータが論理レベルの“１０”のときは＋（２ｍ＋１）（ｍ≧１の整数）
をカウントし、“１１”のときは＋（２ｍ−１）をカウントし、“０１”のときは−（２ｍ−１）をカウントし、“００”のときは−（２ｍ＋１）をカウントする第１のカウンタと、前記データ区間以前の区間内の全てのデータに対して前記２ビットシンボルデータが“１０”
のときは＋（２ｍ＋１）をカウントし、“１１”のときは＋（２ｍ−１）をカウントし、“０１”のときは−
（２ｍ＋１）をカウントし、“００”のときは−（２ｍ
＋１）をカウントする第２のカウンタと、前記第１のカウンタの符号ビットと前記第２のカウンタの符号ビットとを比較する比較手段と、前記比較手段の結果によって前記データ区間のデータの“１”と“０”とを反転させる２つのビット反転回路と、前記データ区間のｎビット数分だけデータを遅延させるための２つのｎ／２ビットシフトレジスタと、これらの２つのｎ／２ビットシフトレジスタ回路から供給される前記遅延されたウエイト値の２ビットを、前記データ区間分のｎビット数毎にデータ列中に挿入して２つの前記ビット反転回路にそれぞれ出力する２つのビットスタッフ回路とを有し、通信装置における送信データの直流バイアスを抑制するために用いられるホワイトナー・エンコーディングを行うことにある。

【００３７】また、前記スクランブラ化された送信データが前記マルチプレクサにより２ビットシンボルデータとして２ビット毎に上位ビットと下位ビットとに振り分けられ、これら上位ビットデータ列と下位ビットデータ列のそれぞれが前記ｎ／２ビットシフトレジスタ回路とビットスタッフ回路とビット反転回路とを介して２系列状態で送出される。

【００３８】さらに、前記上位ビットおよび前記下位ビットのそれぞれのビット幅は、各ビットが前記スクランブラ化されたデータにおける２ビット分のビット幅が割り当てられる。

【００３９】さらにまた、前記比較手段が、前記第１のカウンタの出力端が一方の入力端に、前記第２のカウンタの出力端が他方の入力端にそれぞれ接続されるとともにその出力端が前記ビット反転回路の入力端に接続される排他的論理和回路を用いて構成することができる。

【００４０】また、前記比較手段は、前記第１のカウンタの出力端がそれぞれの一方の入力端に、前記第２のカウンタの出力端がそれぞれの他方の入力端にそれぞれ共通接続されるＡＮＤ回路および第１のＮＯＲ回路と、前記ＡＮＤ回路の出力端が一方の入力端に、前記第１のＮ
ＯＲ回路の出力端が他方の入力端にそれぞれ接続されるとともにその出力端が前記ビット反転回路の入力端に接続される第２のＮＯＲ回路とから構成されてもよい。

【００４１】本発明の演算処理装置の演算処理方法の特徴は、パラレルデータ形式の送信データをパラレル−シリアル変換した後このシリアルデータ化された送信データがスクランブラでランダム化されて供給されるマルチプレクサと、このマルチプレクサから供給される２ビットシンボルデータが任意のビット数ｎ（ｎ≧４の偶数）
で区切られたデータ区間であって、２ビットシンボルデータが論理レベルの“１０”のときは＋（２ｍ＋１）
（ｍ≧１の整数）をカウントし、“１１”のときは＋
（２ｍ−１）をカウントし、“０１”のときは−（２ｍ
−１）をカウントし、“００”のときは−（２ｍ＋１）
をカウントする第１のカウンタと、前記データ区間以前の区間内の全てのデータに対して前記２ビットシンボルデータが“１０”のときは＋（２ｍ＋１）をカウントし、“１１”のときは＋（２ｍ−１）をカウントし、
“０１”のときは−（２ｍ＋１）をカウントし、“０
０”のときは−（２ｍ＋１）をカウントする第２のカウンタと、前記第１のカウンタの符号ビットと前記第２のカウンタの符号ビットとを比較する比較手段と、前記比較手段の結果によって前記データ区間のデータの“１”
と“０”とを反転させる２つのビット反転回路と、前記データ区間のｎビット数分だけデータを遅延させるための２つのｎ／２ビットシフトレジスタと、これらの２つのｎ／２ビットシフトレジスタ回路から供給される前記遅延されたウエイト値の２ビットを、前記データ区間分のｎビット数毎にデータ列中に挿入して２つの前記ビット反転回路にそれぞれ出力する２つのビットスタッフ回路とを用いて、２つの前記ｎ／２ビットシフトレジスタが第１のカウンタでｎビットデータ区間分の前記ウエイト値をカウントした後に前記データ区間のデータを送信するために、ｎビットデータ区間分のビット数を経過してから前記データ区間のデータを送出するステップと、
受信側でのホワイトナー・デコーディングで使用させるために、２つの前記ビットスタッフ回路が前記データ区間毎に２ビットのデータを挿入するステップと、前記第１のカウンタのカウント結果により、送出前のｎビットデータ区間においてデータの前記ウエイト値が＋側か−
側かを示すステップと、前記第２のカウンタのカウント結果により、既に送出済みのデータの前記ウエイト値が＋側か−側かを示すステップと、前記第１および前記第２のカウンタが、ともに符号ビットである最上位ビットで送信データの前記ウエイト値が＋側か−側かを判断するステップと、２つの前記カウンタの最上位ビットを前記比較手段で判定させ、前記第１および前記第２のカウンタの双方とも前記ウエイト値が＋側または−側と判断された場合には、送出済みのデータに対して同じ方向に送信データの前記ウエイト値を片寄らないように、前記第１のカウンタでカウントしたデータ区間のデータを２
つの前記ビット反転回路でそれぞれ反転させてから送出させるステップと、逆に、前記第１および前記第２のカウンタで、一方の前記ウエイト値が＋側でもう一方のウエイト値が−側であると判断された場合には、第１のカウンタでカウントしたデータ区間のデータを２つの前記ビット反転回路で反転せずに送出させるステップとからなる処理アルゴリズムにより、送信データ中の“１
０”、“１１”、“０１”、“００”の数を調整し、送信データの前記直流バイアスを抑制することにある。

【００４２】

【発明の実施の形態】本発明では、ホワイトナー・エンコーダのウエイト演算を２つのカウンタを用いて行なわせる。 第１のカウンタは現在対象としているｎビット区間のウエイト演算を、送信データの２ビットシンボルデータが“１０”のときはアップカウント（＋３）をし、
“１１”のときはアップカウント（＋１）をし、“１
１”のときはダウンカウント（−１）し、“００”のときはダウンカウント（−３）することで行う。第２のカウンタは送出済みのデータに対してウエイト演算を、同様に送信データの２ビットシンボルデータが“１０”のときはアップカウント（＋３）をし、“１１”のときはアップカウント（＋１）をし、“１１”のときはダウンカウント（−１）し、“００”のときはダウンカウント（−３）することで行う。また、比較回路は、送信データを反転するかどうかの判断を、カウンタの符号ビットである最上位ビットを比較することで行う。

【００４３】まず、本発明の実施の形態を図面を参照しながら詳細に説明する。 図１は本発明の演算処理装置のブロック図であり、図２および図３は動作説明用のタイミングチャートである。 図１を参照すると、本発明のホワイトナー・エンコーディングを行う演算処理装置は、
送信データをパラレルデータからシリアルデータに変換するパラレル−シリアル変換回路１１と、パラレル−シリアル変換回路１１から供給される送信データをランダム化するスクランブラ１２と、このスクランブラ１２から供給されるデータを２ビット毎に上位ビットと下位ビットとに振り分けられ、これら上位ビットデータ列と下位ビットデータ列を出力するマルチプレサ１９と、マルチプレサ１９から供給されたｎ／２ビット分のデータ列を順次シフトし出力するｎ／２ビットシフトレジスタ１
３ａおよび１３ｃと、シフトレジスタ１３ａおよび１３
ｃからそれぞれ供給される送信データ中にｎ／２ビット毎に１ビット挿入するビットスタッフ回路１４ａおよび１４ｂと、ｎ／２ビットシフトレジスタ１３ａおよび１
３ｂにマルチプレサ１９から供給される入力データであって現在対象としているｎ／２ビット区間の送信データによって＋３、＋１、−１、−３のアップダウン・カウントを行うカウンタＡ１６と、送出済みの送信データによって＋３、＋１、−１、−３のアップダウン・カウントを行うカウンタＢ１８と、カウンタＡ１６およびカウンタＢ１８のカウント値の送信データを比較し、反転するかどうかの判断を行う比較回路１８と、この比較回路１８からの指示に応答して、ビットスタッフ回路１４ａ
および１４ｂの出力する送信データを１ビット毎に反転させ送信データＴＸ１およびＴＸ２として送出するとともに、カウンタＢ１７へも送信済みのデータとして出力するビット反転回路１５ａおよび１５ｂとから構成される。

【００４４】それぞれの回路機能についてさらに詳述すると、マルチプレクサ１９は、スクランブラ１２の出力であるシリアルデータを２ビットシンボルデータとして扱うため、２ビット毎に出力することになる。

【００４５】ｎ／２ビットシフトレジスタ１３ａおよび１３ｂは、３２ビットシフトレジスタとし、３２ビット区間毎に、ビットスタッフ回路１４ａおよび１４ｂによる送信データへの１ビット挿入と、比較回路１８での比較を行う。

【００４６】カウンタＡ１６は３２ビットごとにリセットされるように設定されているのに対し、カウンタＢ１
７は過去に送信したデータによる値を蓄積していくため、１つのフレームの送信が終了するまではリセットされない様に設定されている。

【００４７】さらにカウンタＡ１６は、８ビットのアップダウンカウンタで構成され、送信データ２ビット毎にカウント動作を行う。 ２ビットデータが“１０”のときは＋３だけアップカウントし、“１１”のときは＋１だけアップカウントし、データが“０１”のときは−１だけダウンカウントし、データが“００”のときは−３だけダウンカウントする。 初期値は１６進数で８０ｈ（２
進数で１０００００００ｂ）である。

【００４８】以下、英数字の後のｈは１６進数を表し、
ｂは２進数を表す。 カウンタＡ１６の最上位ビットは符号を表し、最上位ビットが“１”のときは正を示し、最上位ビットが“０”のときは負を示す。

【００４９】同様に、カウンタＢ１７も、８ビットのアップダウンカウンタで構成され、送信データ２ビット毎にカウント動作を行う。 ２ビットデータが“１０”のときは＋３だけアップカウントし、“１１”のときは＋１
だけアップカウントし、データが“０１”のときは−１
だけダウンカウントし、データが“００”のときは−３
だけダウンカウントする。 初期値は１６進数で８０ｈ
（２進数で１０００００００ｂ）である。 カウンタＡ１
６の最上位ビットは符号を表し、最上位ビットが“１”
のときは正を示し、最上位ビットが”０”のときは負を示す。

【００５０】比較回路１８は入力データが共に“１”または共に“０”のときは“０”を出力し、入力データの一方が“０”で他方が“１”のときは“１”を出力する。 また、比較回路１８は、カウンタＡ１６とカウンタＢ１７の符号ビットである最上位ビットを比較する。 両カウンタの最上位ビットが、共に“０”または”１”のとき、つまり（カウンタＡ１６の符号）＊（カウンタＢ
１７の符号）＞０のとき、比較回路１８は“０”を出力する。 逆に、両カウンタの最上位ビットが、一方が“０”でもう一方が“１”のとき、つまり（カウンタＡ
１６の符号）＊（カウンタＢ１７の符号）＜０のとき、
比較回路１８は“１”を出力する。 比較回路１８の出力が“０”のとき、ビット反転回路１５で送信データの反転を行う。

【００５１】ビット反転回路１５は比較回路１８の比較結果の一致出力“０”のときｎビット区間の送信データを１ビット毎に反転し、不一致出力“１”のときは送信データの反転は行わない。

【００５２】従来の技術でも前述したように、送信データのＤＣバイアスを抑制するためには、ビット反転回路１５において送信データを反転させて調整するが、データを反転するかどうかは、比較回路１８によって、カウンタＡ１６及びカウンタＢ１７の符号ビットである最上位ビットを比較し、両カウンタの符号ビットが等しいときにビット反転回路１５を動作させる。

【００５３】次に、上述した構成からなる本発明の実施の形態の動作を図１、図２および図３を併せて参照しながら詳細に説明する。

【００５４】まず理解を容易にするために全体の動作の概要を先に説明すると、パラレルデータ形式の送信データは、パラレル−シリアル変換回路１１によって、シリアルデータ形式に変換される。 次に、シリアルデータ形式に変換された送信データはスクランブラ１２に入力されると、スクランブラ１２によって送信データがランダムデータ化される。

【００５５】ランダムデータ化されたスクランブラ１２
の出力はマルチプレクサ１９に出力され、１ビット毎にデータが２つの出力に振り分けられる。 振り分けられたデータは２つのｎ／２ビットシフトレジスタ１３ａとｎ
／２ビットシフトレジスタ１３ｂにそれぞれ供給される。

【００５６】これら２つのｎ／２ビットシフトレジスタ１３ａおよび１３ｂは、ｎビット間の送信データから演算して、そのｎビット間の送信データを反転するかどうかを判断しなくてはならないため、送信データを送信する前にｎビット分の送信データの蓄積・遅延を行う。

【００５７】この演算装置にはｎ／２ビットシフトレジスタが２つ内蔵されるので、ｎビット分のデータを扱うことになる。 ｎ／２ビットシフトレジスタ１３ａおよび１３ｂからの出力はそれぞれビットスタッフ回路１４ａ
および１４ｂに供給され、ビットスタッフ回路１４ａおよび１４ｂによって、スタッフビットが送信フレーム中のデータフィールドにｎ／２ビット単位で１ビット挿入される。 つまりｎビット区間で考えれば、２ビットのスタッフビットが挿入されることになる。

【００５８】ビットスタッフ回路１４ａおよび１４ｂの出力は、それぞれビット反転回路１５ａおよび１５ｂに供給され、比較回路１８からの指示に応答して、比較回路１８の比較結果の一致出力“０”のときｎビット区間の送信データを１ビット毎に反転させ、不一致出力“１”のとき送信データは反転されずに送信される。

【００５９】次に本実施の形態の動作を詳細に説明する。 図２に示すタイミングチャートでは、１６進数で６
Ｅｈ、ＣＡｈ、９Ｂｈ、Ｂ７ｈ、ＢＦｈ、ＤＦｈ、３Ｅ
ｈ、ＥＦｈ、（図２中のＡ１部分）、８１ｈ、Ｃ３ｈ、
３Ｂｈ、６３ｈ、２Ａｈ、３９ｈ、８５ｈ、８９ｈ、
（図２中のＢ１部分）、Ａ４ｈ、Ｂ２ｈ、６１ｈ、２４
ｈ、４Ｂｈ、ＣＣｈ、９Ａｈ、５８ｈ、（図２中のＣ１
部分）というデータを最下位ビット（ＬＳＢ）から順に送信する場合の例である。 例えば、６３ｈ（＝０１１０
００１１）をＬＳＢから送信すると、１１０００１１０
ｂと送信される。 ただし、図２ではＡ１部分を一部分しか示してないが、送信データＸ２に示すＡ２と同じある。

【００６０】Ｂ１区間のデータは、マルチプレクサ１９
によって２ビット単位で出力され、２つの３２ビットシフトレジスタ１３ａおよび１３ｂによってトータルで６
４ビット分シフトし、送信データとしてはＢ２区間に送信される。 同様に、Ｃ１区間のデータはＣ２区間に送信されることになる。 ６４ビット分シフトするのは、ある６４ビット間のデータをもとに、後述するウエイトの演算方法にしたがってウエイトを計算し後に、そのデータをビット反転するかどうかを判断してから送信しなければならないためである。

【００６１】カウンタＡ１６は６４ビット間のデータのウエイト値をカウントする。 すなわち、マルチプレクサ１９の出力する２ビットシンボルデータが、“１０”のときは＋３をアップカウントをし、“１１”のときは＋
１をアップカウントをし、“１１”のときは−１をダウンカウントし、“００”のときは−３をダウンカウントする。 カウンタＡ１６は６４ビット区間全て“１０”または“００”という場合を考えて３＊３２回カウントするのに必要なビット数として７ビット、さらに符号ビットを１ビット付加して、８ビットカウンタとする。 従って−１２７〜１２７までカウントすることが可能である。

【００６２】また、カウンタＡ１６のリセット時の値は８０ｈとし、スタッフビットを送信データ列中に挿入するタイミングでリセットを行う。 例えば、図２のＢ１区間の最初の部分に示すように、スクランブルデータ８１
ｈをカウンタＡ１６でカウントすると、スクランブラ１
２からはＬＳＢファーストで１００００００１と出力され、マルチプレクサ１９の出力は１０、００、００、０
１となり、それぞれのウエイト値は＋３、−３、−３、
−１であるので、カウンタＡの値は８０ｈ＋３＝８３
ｈ、８３ｈ−３＝８０ｈ、８０ｈ−３＝７Ｄｈ、７Ｄｈ
−１＝７Ｃｈと変化する。 ここで、カウンタＡ１６はマルチプレクサ１９の出力をカウントしているので、ホワイトナー・エンコーダを通す前のデータに対してカウント動作を行うことになる。

【００６３】一方、カウンタＢ１７はビット反転回路１
５ａおよびｂから送信した全てのデータに対するウエイト値をカウントする。 カウントの方法はカウンタＡ１６
と同様に、マルチプレクサ１９の出力する２ビットシンボルデータが、“１０”のときは＋３をアップカウントをし、“１１”のときは＋１をアップカウントをし、
“１１”のときは−１をダウンカウントし、“００”のときは−３をダウンカウントする。 カウンタＢ１７も６
４ビット区間全て“１０”または“００”という場合を考えて３＊３２回カウントするのに必要なビット数として７ビット、さらに符号ビットを１ビット付加して、８
ビットカウンタとする。

【００６４】従って−１２７〜１２７までカウントすることが可能である。 また、カウンタＢ１７のリセット時の値も８０ｈとし、１つの送信フレームの最初のデータに対するウエイト値をカウントするよりも前のタイミングでリセットを行い、１つのフレームが送信完了するまでは再度リセットは行わない。 ここで、カウンタＢ１７
は、前述したようにビット反転回路１５ａおよびｂから送信した全てのデータに対するウエイト値をカウントしているので、ビット反転が行われた後つまりＤＣバイアスが抑制された後のデータに対してカウント動作を行うことになる。

【００６５】再び図２を参照すると、カウンタＡ１６によって、Ｂ１区間のデータのウエイト値をカウントする。 スタッフビットのタイミングでカウンタＡ１６はリセットされ、カウンタＡ１６の初期値は８０ｈとなる。
このあとＢ１区間のデータは１００００００１１１００
００１１……であり、マルチプレクサ１９の出力は１
０、００、００、０１、１１、００、００、１１、…
…、であるので、ウエイト値は＋３、−３、−３、−
１、＋１、−３、−３、＋１、……、となり、カウンタＡ１６は８３ｈ、８０ｈ、７Ｄｈ、７Ｃｈ、７Ｄｈ、７
Ａｈ、７７ｈ、７８ｈ、……、と変化する。 最終的にタイミング（１）においては、７０ｈという結果が得られる。

【００６６】また、カウンタＢ１７によって、Ａ２区間の送信済みのデータのウエイト値をカウントする。 Ａ２
区間のデータ送信後のタイミングでカウンタｂ１７はリセットされ、カウンタｂ１７の初期値は８０ｈとなる。
このあとＡ２区間のデータは１１０００１１００１０１
００１１……（図示せず）であり、マルチプレクサ１９
出力は１１、００、０１、１０、０１、０１、００、１
１……であるので、ウエイト値は＋１、−３、−１、＋
３、−１、−１、−３、＋１となり、カウンタｂ１７は８１ｈ、７Ｅｈ、７Ｄｈ、７Ｅｈ、７Ｄｈ、７Ｃｈ、７
９ｈ、７Ａｈ………と変化する。 最終的にタイミング（１）においては、８８ｈという結果が得られる。

【００６７】このタイミング（１）では、カウンタＡ１
６の最上位ビットは“０”であり、カウンタＢ１７の最上位ビットは“１”である。 そして、比較回路１８のエクスクルーシブＯＲゲートによって、これらの２つの最上位ビットのエクスクルーシブＯＲ論理をとると“１”
という結果が得られる。 タイミング（１）でエクスクルーシブＯＲゲートの出力が“１”のときは、Ｂ１区間のデータを送信するときつまりＢ２区間のデータは、ビット反転を行わない。 これは、これから送信しようとしているＢ１区間のウエイト値が−側であり、すでに送信してしまったＡ２区間のデータウエイト値は＋側であるということを示しており、Ａ２区間に続けてＢ２区間を送信するときに、Ｂ１区間のデータはビット反転せずにそのまま送信すれば、ウエイト値が平均化されるわけである。

【００６８】同様に、図３のタイミング（２）では、カウンタＡ１６によってＣ１区間のデータがカウントされ、７６ｈという結果が得られる。 また、カウンタＢ１
７によってＡ２区間とＢ２区間のデータがカウントされ、７８ｈという結果が得られる。 ここで、Ａ２区間を送信したときには＋側にウエイト値がバイアスされていたのが、Ｂ２区間のデータを反転せずに送信することによって、ウエイト値が−側にバイアスされていることがわかる。

【００６９】また、このタイミング（２）では、カウンタＡ１６の出力は０１１１０１１０であるから最上位ビットは“０”であり、カウンタＢ１７の出力も０１１１
１０００であるからその最上位ビットも“０”である。
そして、比較回路１８によって、これらの２つの最上位ビットの比較が行われ、いっちするので“０”という結果が得られる。

【００７０】この図２のタイミング（２）で比較回路１
８の出力が“０”のときは、Ｃ１区間のデータを送信するときつまりＣ２区間のデータは、ビット反転を行う。

【００７１】これは、これから送信しようとしているＣ
１区間のデータはウエイト値が−側であり、すでに送信してしまったＡ２区間＋Ｂ２区間のデータもウエイト値が−側であるということを示しており、Ｂ２区間に続けてＣ２区間を送信するときに、Ｃ１区間のデータはビット反転を行って送信すれば、ウエイト値が平均化され−
側に片寄ることがなくなるわけである。 実際にＣ２区間を送り終わった後のカウンタＢ１７の値は８Ｄｈであるので、ウエイト値は＋側になっていることが分かる。

【００７２】図３ではＣ１区間（Ｃ２区間）で送信データが終了しているが、更に送信データがある場合には、
２つのカウンタと比較回路１６によって、前述のカウンタ操作とビット反転するかどうかの判断を６４ビット毎に繰り返すことになる。

【００７３】送信データがビット反転されている区間は、ＴＸ１側とＴＸ２側に各１ビットのスタッフビットがその区間の直前に挿入され、２ビットスタッフ単位では、スタッフビットが”１１”となるので、受信側では、スタッフビットを判断して”１１”であれば、それに続く３２ビットのデータを再度反転して戻すことにより、正しいデータを得ることができる。

【００７４】上述したように、従来のホワイトナー・エンコーダでは、Ｂ２区間はデータを反転せずにＣ２区間でデータの反転していたが、本発明のホワイトナー・エンコーダでも同様に、Ｂ２区間はデータを反転せずにＣ
２区間でデータを反転するという結果がえられる。

【００７５】従って、送信データ中の“１０”、“１
１”、“０１”、“００”の数が調整され、送信データのＤＣバイアスを抑制することができる。ここで、２ビットシンボルデータの“１０”、“１１”、“０１”、
“００”という値によって、ＴＸ１端子およびＴＸ２端子に接続される無線モデムの変調周波数を変化させることになる。

【００７６】次に、上述した本発明の一実施の形態における比較回路の具体例を含む演算処理装置のブロック図を示した図４を参照すると、比較回路１８にはエクスクルーシブＯＲゲートが使用されている。 エクスクルーシブＯＲゲートは周知のように比較する２つのデータが等しければ“０”を、互いに異なるデータであれば“１”
を出力する。 従って、前述したように、タイミング（１）では、カウンタＡ１６の最上位ビットは“０”であり、カウンタＢ１７の最上位ビットは“１”であるから、比較回路１８のエクスクルーシブＯＲゲートによって、これらの２つの最上位ビットのエクスクルーシブＯ
Ｒ論理をとると“１”という結果が得られる。 このエクスクルーシブＯＲゲートの出力が“１”のときは、Ｂ２
区間のデータは、ビット反転を行わない。

【００７７】同様に、タイミング（２）では、カウンタＡ１６の出力は０１１１０１１０であるから最上位ビットは“０”であり、カウンタＢ１７の出力も０１１１１
０００であるからその最上位ビットも“０”である。 そして、比較回路１８のエクスクルーシブＯＲゲートによって、これらの２つの最上位ビットのエクスクルーシブＯＲ論理をとると“０”という結果が得られる。

【００７８】この図２のタイミング（２）でエクスクルーシブＯＲゲートの出力が“０”のときは、Ｃ１区間のデータを送信するときつまりＣ２区間のデータは、ビット反転を行う。

【００７９】比較回路１８の他の具体例を含む演算処理装置のブロック図を示した図５を参照すると、比較回路１８は、カウンタＡ１６およびカウンタＢ１７の出力がそれぞれ入力端に供給されるＡＮＤゲート１８１およびＮＯＲゲート１８２と、これらＡＮＤゲート１８１およびＮＯＲゲート１８２の出力が入力端に供給されるとともにその出力端からビット反転回路１５ａおよび１５ｂ
に比較結果を出力するＮＯＲゲート１８３とから構成される。

【００８０】この比較回路１８も、カウンタＡ１６とカウンタＢ１７の２つのカウンタとも最上位ビットが共に”０”または”１”のときは”０”を出力し、２つのカウンタの最上位ビットの一方が”０”でもう一方が”
１”のときは”１”を出力するので、図４の様に比較回路１８にエクスクルーシブＯＲゲートを使用した場合と同等の結果が得られる。

【００８１】上述した演算処理装置の演算処理フローを示した図６を参照すると、２つのｎ／２ビットシフトレジスタ１３ａおよび１３ｂが第１のカウンタＡ１６でｎ
ビットデータ区間分のウエイト値をカウントした後に、
データ区間のデータを送信するために、ｎビットデータ区間分のビット数を経過してからデータ区間のデータを送出するステップＳ６１と、受信側でのホワイトナー・
デコーディングで使用させるために、２つのビットスタッフ回路１４ａおよび１４ｂがデータ区間毎に２ビットのデータを挿入するステップＳ６２と、第１のカウンタＡ１６のカウント結果により、送出前のｎビットデータ区間においてデータのウエイト値が＋側か−側かを示すステップＳ６３と、第２のカウンタＢ１７のカウント結果により、既に送出済みのデータのウエイト値が＋側か−側かを示すステップＳ６４と、カウンタＡ１６およびＢ１７が、ともに符号ビットである最上位ビットで送信データのウエイト値が＋側か−側かを判断するステップＳ６５と、２つのカウンタＡ１６およびＢ１７の最上位ビットを比較手段で判定させ、カウンタカウンタＡ１６
およびＢ１７の双方ともウエイト値が＋側または−側と判断された場合には、送出済みのデータに対して同じ方向に送信データのウエイト値を片寄らないように、カウンタＡ１６でカウントしたデータ区間のデータを２つのビット反転回路でそれぞれ反転させてから送出させるステップＳ６６と、逆に、前記第１および前記第２のカウンタで、一方の前記ウエイト値が＋側でもう一方のウエイト値が−側であると判断された場合には、第１のカウンタでカウントしたデータ区間のデータを２つの前記ビット反転回路で反転せずに送出させるステップＳ６７とからなる処理アルゴリズムにより処理される。

【００８２】上述した本発明の実施の形態を用いることにより、カウンタＡ１６およびカウンタＢ１７は周知の８ビットのアップダウンカウンタで構成され、クロック端子のクロック入力でカウント動作を行う。 アップダウン制御端子入力が１のときにはアップカウントし、０のときにはダウンカウントする。 また、カウント制御端子入力が“１”のときは１をカウントし、“０”のときは３をカウントし、カウント結果は出力端子に得られる機能を有するものとする。 リセット端子入力が“１”のときは、初期値８０ｈにリセットされる。 ウエイト値３を最大３２回カウントすることを考慮すると９６までカウントできなくてはならないので７ビット必要であり、更に符号ビットを１ビット考慮すると、要求されるカウンタの段数は８ビットであり、約９２ゲートである。

【００８３】加算回路Ｂも周知の回路であり、第１の８
ビットのデータ入力と第２の８ビットの入力の値を加算して、データ出力端子へ８ビットの加算結果を出力するものである。 その回路規模は約５０ゲートである。

【００８４】加算回路Ａも周知の回路であり、６４ビットのデータ端子からの入力から、２ビットづつ取りだ出して３２個のウエイト値を計算し、このウエイト値を全て加算して出力端子へ８ビットで出力する回路である。
ウエイト値は＋３、＋１、−１、−３の４種類である。
加算回路Ａの回路規模は約１３００ゲートである。

【００８５】回路構成上特に従来例と異なるブロックだけで回路規模を比較することにする。 ここで、本発明を示す図１ではシフトレジスタ、ビットスタッフ回路、ビット反転回路が各２つずつ内蔵されているが、２つの回路ブロックの合計が、図６の回路ブロックと等しいのでここでは比較の対象には含めない。 例えば、シフトレジスタは、図１の場合ｎ／２ビットのシフトレジスタであり、図６の場合ｎビットのシフトレジスタである、前述した図１の実施の形態では、３２ビットシフトレジスタを２つ使用するのに対して、図６の従来例では６４ビットシフトレジスタを１つ使用するので回路規模としては同じである。

【００８６】従来の演算処理装置では、加算回路Ａ、加算回路Ｂ、レジスタに関して考えると、レジスタは８ビットレジスタが必要であり、１ビットレジスタあたり約６ゲートで構成出来るので、約４８ゲートの回路規模と見做してよい。 これらの回路規模の合計は１３００＋５
０＋４８＝１３９８ゲートとなる。 これに対して、本発明の演算処理装置では、カウンタＡ、カウンタＢの回路規模の合計は９２＋９２＝１８４ゲートである。 従って、約１／７以下に回路規模（ゲート数）が小さくなるのが分かる。

【００８７】

【発明の効果】以上説明したように本発明の演算処理装置及び演算処理方法は、ホワイトナー・エンコーディングを行う演算処理装置を、２つの加算回路、レジスタ、
符号反転回路、比較回路で構成していた部分を、２つのカウンタとエクスクルーシブＯＲゲートで構成することができるできるということである。 これにより、演算処理装置の回路構成を簡略化するできるようになる。

【００８８】その理由は、送信データを反転するかどうかの判断は、６４ビット区間の送信データ中のウエイト値が＋側か−側かと、既に送信された送信データ中のウエイト値が＋側か−側かによって決まるので、第１の加算回路によって６４ビット分の送信データにウエイトを付けて加算した結果を使用しなくても、第１のカウンタによって送信データを２ビット毎にアップダウン・カウントした結果の符号ビットを使用して正負を判断すれば、同等の効果が得られるからである。

【００８９】また、６４ビット区間の送信データを第１
の加算回路で加算した結果を、第２の加算回路で過去に加算した結果に対して更に加算して、レジスタに保存しておかなくても、第２のカウンタで既に送信された送信データを２ビット毎にアップダウン・カウントした結果を使用すれば、同等の効果を得ることができるからである。

【図面の簡単な説明】

【図１】本発明の一実施の形態の演算処理装置のブロック図である。

【図２】本発明の一実施の形態の演算処理装置のタイミングチャートである。

【図３】図２のタイミングチャートの次の区間のタイミングチャートである。

【図４】比較回路１８の具体例を含む演算処理装置のブロック図である。

【図５】比較回路１８の他の具体例を含む演算処理装置のブロック図である。

【図６】本発明に演算処理装置の演算処理のフローチャートである。

【図７】従来のフレームフォーマットを示した図である。

【図８】従来の演算処理装置の一例のブロック図である。

【図９】従来の演算処理装置の一例の動作説明用タイミングチャートである。

【図１０】図９のタイミングチャートの次の区間のタイミングチャートである。

【符号の説明】 １１ パラレル−シリアル変換回路 １２ スクランブラ １３ａ，１３ｂ シフトレジスタ １４ａ，１４ｂ ビットスタッフ回路 １５ａ，１５ｂ ビット反転回路 １６ カウンタＡ １７ カウンタＢ １８ 比較回路 １９ マルチプレクサ ３１ 加算回路Ａ ３２ 加算回路Ｂ ３３ 比較回路 ３４ 符号反転回路 ３５ レジスタ ３６ ウエイト回路 ５１ 送信フレーム ５２ スタッフビット ５３ プリアンブル ５４ スタートフレームデリミタ（ＳＦＤ） ５５ ヘッダー ５６ 送信データ ５７ ＣＲＣ

フロントページの続き (58)調査した分野(Int.Cl. ⁶ ，ＤＢ名) H04L 13/16 H04L 12/28 H04L 12/40,12/44 H04L 29/00 H04L 25/00