레이아웃 면적을 감소시키는 분할형 디지털 아날로그 변환기

레이아웃 면적을 감소시키는 분할형 디지털 아날로그 변환기{SEGMENTED DIGITAL ANALOG CONVERTER REDUCING LAYOUT AREA}

본 발명은 디지털 아날로그 변환기(digital analog converter, 이하, 'DAC'라 할 수 있음)에 관한 것으로, 특히 레이아웃 면적을 감소시키는 분할형 DAC에 관한 것이다.

최근 DAC에 요구되는 계조의 수가 증가함에 따라 분할형 DAC에 대한 요구가 증가하고 있다. 일반적으로, 분할형 DAC는 미세 DAC(fine DAC) 블락 및 거친 DAC(coarse DAC) 블락으로 구성된다. 미세 DAC 블락은 디지털 데이터를 구성하는 데이터 비트들 중에서 하위 데이터 비트들의 데이터값에 따라 상기 거친 DAC(coarse DAC) 블락에서 제공되는 거친 저전압 및 거친 고전압을 보간함으로써 얻어지는 아날로그 전압(분할형 DAC의 최종적인 출력 전압에 해당함)을 출력한다.

거친 DAC 블락은 디지털 데이터를 구성하는 데이터 비트들 중에서 상위 데이터 비트들의 데이터값에 따라 디지털 아날로그 변환을 수행함으로써 얻어지는 상기 거친 저전압 및 상기 거친 고전압을 출력하여, 상기 미세 DAC 블락으로 제공한다.

그리고, 거친 DAC 블락은 다수개의 저항들이 직렬 연결된 저항열 및 저항열에 의하여 생성된 분압 전압을 선택적으로 전송하는 스위치들을 내장하여 디지털 아날로그 변환을 수행한다. 즉, 저항열에 의하여 복수개의 분압 전압들이 형성된다. 그리고, 복수개의 분압 전압들은, 상위 데이터 비트들의 데이터값에 의하여 선택적으로 턴온되는 스위치들을 통하여, 상기 거친 고전압 및 상기 거친 저전압으로서 선택적으로 제공된다.

이때, 상기 거친 DAC 블락은 소요되는 레이아웃 면적을 최소화하기 위하여, 내장되는 스위치들의 수를 최소화하는 것이 요구된다.

본 발명의 목적은 상기 필요성을 해결하기 위한 것으로서, 거친 DAC 블락에 소요되는 스위치의 수를 최소화하여, 전체적으로 레이아웃 면적을 감소시키는 분할형 DAC를 제공하는 데 있다.

상기의 목적을 달성하기 위한 본 발명의 일면은 M개(여기서, M은 2 이상의 자연수임)의 상위 데이터 비트들와 N개(여기서, N은 자연수)의 하위 데이터 비트를 포함하여 구성되는 디지털 데이터를 아날로그 전압으로 변환하여 출력하는 분할형 DAC(segmented DAC)에 관한 것이다. 본 발명의 분할형 DAC는 상기 N개의 하위 데이터 비트의 데이터값에 따라, 거친 고전압 및 거친 저전압을 보간하여 생성되는 상기 아날로그 전압을 출력하는 미세 DAC 블락; 및 파워 저전압에 대한 파워 고전압을 상기 M개의 상위 데이터 비트의 데이터값에 따라 분압하여 상기 거친 고전압 및 상기 거친 저전압을 출력하는 거친 DAC 블락을 구비한다. 상기 거친 DAC 블락은 상기 파워 저전압과 상기 파워 고전압 사이에 전압 레벨에 따른 일련의 순서를 가지는 제1 내지 제p(여기서, p는 (2 ^M +1)임) 분압 전압을 제공하는 분압 제공 유닛; 상기 상위 데이터 비트들 중의 어느 하나인 그룹 선택 비트의 데이터값에 따라 제1 분압 그룹과 제2 분압 그룹 중의 어느 하나를 선택하여 선택 그룹으로 제공하는 그룹 선택 유닛으로서, 상기 제1 분압 그룹은 상기 제1 내지 제q(여기서, q는 (p+1)/2 임) 분압 전압을 포함하며, 상기 제2 분압 그룹은 상기 제q 내지 제p 분압 전압을 포함하며, 상기 선택 그룹은 제1 내지 제q 선택 전압을 포함하는 상기 그룹 선택 유닛; 및 상기 그룹 선택 비트를 제외한 나머지 (M-1)개의 상기 상위 데이터 비트의 데이터값에 따라 상기 제i(여기서, i는 1 이상이고 (q-1) 이하인 정수) 선택 전압 및 상기 제(i+1) 선택 전압을 상기 거친 저전압 및 상기 거친 고전압으로 제공하는 거친 전압 발생 유닛을 구비한다.

상기와 같은 본 발명의 분할형 DAC에 의하면, 분압 전압들의 선택을 위한 스위치들의 수가 현저히 감소된다. 그 결과, 본 발명의 분할형 DAC에 의하면, 전체적인 레이아웃 면적이 현저히 저감된다.

본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 분할형 DAC를 나타내는 도면이다.
도 2는 도 1의 거친 DAC 블락을 구체적으로 나타내는 도면이다.
도 3은 본 발명의 비교예에 따른 분할형 DAC의 거친 DAC 블락을 나타내는 도면이다.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.

그리고, 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.

한편, 본 명세서에서는 동일한 구성 및 작용을 수행하는 구성요소들에 대해서는 동일한 참조부호와 함께 < >속에 참조부호가 추가된다. 이때, 이들 구성요소들은 참조부호로 통칭한다. 그리고, 이들을 개별적인 구별이 필요한 경우에는, 참조부호 뒤에 '< >'가 추가된다.

또한, 각 구성요소에 대한 복수의 표현도 생략될 수도 있다. 예컨대 복수 개의 위치로 이루어진 구성일지라도 '스위치들'과 같이 표현할 수도 있고, '스위치'와 같이 단수로 표현할 수도 있다. 이는 스위치들이 서로 상보적으로 동작하는 경우도 있고, 때에 따라서는 단독으로 동작하는 경우도 있기 때문이기도 하다. 이런 점에서 이러한 기재는 타당하다. 따라서 이와 유사한 표현들 역시 명세서 전반에 걸쳐 모두 이와 같은 의미로 해석되어야 한다.

본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시 예를 설명하는 아래의 내용 및 첨부 도면에 기재된 내용을 함께 참조하여야만 한다.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일실시예에 따른 분할형 DAC를 나타내는 도면이다. 도 1의 분할형 DAC는 M개(여기서, M은 '2' 이상의 자연수임)개의 상위 데이터 비트들과 N(여기서, N은 자연수)개의 하위 데이터 비트로 구성되는 디지털 데이터를 아날로그 전압(VANG)으로 변환하여 출력한다.

본 실시예에서는, M은 2로 가정된다. 하지만, 본 발명의 기술적 사상은 M이 3 이상인 실시예로 확장될 수 있음은 당업자에게는 자명하다.

본 실시예서, 상기 상위 데이터 비트들은 DMBT1, DMBT2이다. 이때, 본 명세서에서, 상기 상위 데이터 비트들 중의 하나인 DMBT2는 '그룹 선택 비트'로 불릴 수 있다. 그리고, N은 2이며, 상기 하위 데이터 비트들은 LBT1, LBT2이다.

도 1을 참조하면, 본 발명의 분할형 DAC는 미세 DAC 블락(BKFN) 및 거친 DAC 블락(BKCA)을 구비한다.

상기 미세 DAC 블락(BKFN)은 상기 하위 데이터 비트(LBT1, LBT2)의 데이터값에 따라, 상기 거친 DAC 블락(BKCA)에서 제공되는 거친 고전압(VCASH) 및 거친 저전압(VCASL)을 보간하여 생성되는 상기 아날로그 전압(VANG)을 출력한다.

이러한 상기 미세 DAC 블락(BKFN)은 다양한 방식으로 구현될 수 있으며, 예로서 저항 열 방식(2 ^N 개의 저항열을 이용함), 커패시터 방식 및 임베디드 증폭기(embeded amplifier) 방식 등이 있다. 또한, 이러한 미세 DAC 블락(BKFN)은 당업자라면 용이하게 구현할 수 있으므로, 본 명세서에서는, 설명의 간략화를 위하여, 이에 대한 구체적인 기술은 생략된다.

상기 거친 DAC 블락(BKCA)은 파워 저전압(VRLW)에 대한 파워 고전압(VRHG)을 상기 상위 데이터 비트들(DMBT1, DMBT2)의 데이터값에 따라 분압하여, 상기 거친 고전압(VCASH) 및 상기 거친 저전압(VCASL)을 출력한다.

도 2는 도 1의 거친 DAC 블락(BKCA)을 구체적으로 나타내는 도면이다. 도 1 및 도 2를 참조하면, 상기 거친 DAC 블락(BKCA)은 분압 제공 유닛(UNDV), 그룹 선택 유닛(UNSG) 및 거친 발생 유닛(UNGC)을 구비한다.

상기 분압 제공 유닛(UNDV)은 상기 파워 저전압(VRLW)과 상기 파워 고전압(VRHG) 사이에 일련의 순서를 가지는 제1 내지 제p 분압 전압(VDV<1> 내지 VDV<p>)을 제공한다. 여기서, p는 2 ^M +1 이다. 본 실시예에서는, M은 2로 가정되므로, p는 5이다.

상기 분압 제공 유닛(UNDV)은 구체적으로 제1 내지 제4 저항(R<1> 내지 R<4>)을 구비한다.

상기 제1 내지 제4 저항(R<1> 내지 R<4>)은 서로 직렬로 연결되어 저항열을 형성하며, 상기 파워 저전압(VRLW)부터 상기 파워 고전압(VRHG)까지의 일련 순서를 가지는 상기 제1 내지 제5 분압 전압(VDV<1> 내지 VDV<5>)을 발생한다.

상기 그룹 선택 유닛(UNSG)은 '그룹 선택 비트'인 DMB2의 데이터값에 따라 제1 분압 그룹(GDV1)과 제2 분압 그룹(GDV2) 중의 어느 하나를 선택하여 선택 그룹(GDF)으로 제공한다.

여기서, 상기 제1 분압 그룹(GDV1)은 상기 제1 내지 제q 분압 전압(VDV<1> 내지 VDV<q>)을 포함하며, 상기 제2 분압 그룹(GDV2)은 상기 제q 내지 제p 분압 전압(VDV<q> 내지 VDV<p>)을 포함한다. 상기 선택 그룹(GDF)은 제1 내지 제q 선택 전압(VDF<1> 내지 VDF<q>)을 포함한다. 본 발명에서, 상기 제q 분압 전압(VDV<q>)은 상기 제1 분압 그룹(GDV1)에도 포함되며, 상기 제2 분압 그룹(GDV2)에도 포함됨에 유의한다.

이때, 상기 q는 (p+1)/2 이다. 그러므로, 본 실시예에서는, 상기 q는 3이다.다시 기술하자면, 상기 제1 분압 그룹(GDV1)은 상기 제1 내지 제3 분압 전압(VDV<1> 내지 VDV<3>)을 포함하며, 상기 제2 분압 그룹(GDV2)은 상기 제3 내지 제5 분압 전압(VDV<3> 내지 VDV<5>)을 포함한다. 상기 선택 그룹(GDF)은 제1 내지 제3 선택 전압(VDF<1> 내지 VDF<3>)을 포함한다.

상기 그룹 선택 유닛(UNSG)은 제1 내지 제3 하위 선택 스위치(SWL<1> 내지 SWL<3>) 및 제1 내지 제3 상위 선택 스위치(SWH<1> 내지 SWH<3>)를 구비한다.

상기 제1 내지 제3 하위 선택 스위치(SWL<1> 내지 SWL<3>)는 상기 그룹 선택 비트(DMBT2)의 제1 논리 상태(본 실시예에서, 'L'임)에 응답하여, 상기 제1 내지 제3 분압 전압(VDV<1> 내지 VDV<3>)을 상기 제1 내지 제3 선택 전압(VDF<1> 내지 VDF<3>)으로 제공한다.

이에 따라, 상기 그룹 선택 비트(DMBT2)가 L 일 때, 상기 제1 내지 제3 선택 전압(VDF<1> 내지 VDF<3>)은 상기 제1 내지 제3 분압 전압(VDV<1> 내지 VDV<3>)에 해당된다.

상기 제1 내지 제3 상위 선택 스위치(SWH<1> 내지 SWH<3>)는 상기 그룹 선택 비트(DMBT2)의 제2 논리 상태(본 실시예에서, 'H'임)에 응답하여, 상기 제3 내지 제5 분압 전압(VDV<3> 내지 VDV<5>)을 상기 제1 내지 제3 선택 전압(VDF<1> 내지 VDF<3>)으로 제공한다.

이에 따라, 상기 그룹 선택 비트(DMBT2)가 H 일 때, 상기 제1 내지 제3 선택 전압(VDF<1> 내지 VDF<3>)은 상기 제3 내지 제5 분압 전압(VDV<3> 내지 VDV<5>)에 해당된다.

상기 거친 전압 발생 유닛(UNGC)은 상기 그룹 선택 비트(DMBT2)를 제외한 나머지 (M-1)개의 상기 상위 데이터 비트(본 실시예에서, 'DMBT1' 임)의 데이터값에 따라 상기 제i 선택 전압(VDF<i>) 및 상기 제(i+1) 선택 전압(VDF<i+1>)을 상기 거친 저전압(VCASL) 및 상기 거친 고전압(VCASH)으로 제공한다. 여기서, i는 1 이상이고 (q-1) 이하인 정수이다.

상기 거친 전압 발생 유닛(UNGC)은 제1 내지 제2 하위 발생 스위치(SWB<1> 내지 SWB<2>) 및 제1 내지 제2 상위 발생 스위치(SWT<1> 내지 SWT<2>)를 구비한다.

상기 제1 내지 제2 하위 발생 스위치(SWB<1> 내지 SWB<2>)는 상기 DMBT1의 제1 논리 상태(본 실시예에서, 'L'임)에 응답하여, 상기 제1 선택 전압(VDF<1>) 및 상기 제2 선택 전압(VDF<2>)을 상기 거친 저전압(VCASL) 및 상기 거친 고전압(VCASH)으로 제공한다.

즉, DMBT1가 "L"의 논리 상태일 때, 상기 제1 선택 전압(VDF<1>) 및 상기 제2 선택 전압(VDF<2>)이 상기 거친 저전압(VCASL) 및 상기 거친 고전압(VCASH)으로 제공된다.

상기 제1 내지 제2 상위 발생 스위치(SWT<1> 내지 SWT<2>)는 상기 DMBT1의 제2 논리 상태(본 실시예에서, 'H'임)에 응답하여, 상기 제2 선택 전압(VDF<2>) 및 상기 제3 선택 전압(VDF<3>)을 상기 거친 저전압(VCASL) 및 상기 거친 고전압(VCASH)으로 제공한다.

즉, DMBT1가 "H"의 논리 상태일 때, 상기 제2 선택 전압(VDF<2>) 및 상기 제3 선택 전압(VDF<3>)이 상기 거친 저전압(VCASL) 및 상기 거친 고전압(VCASH)으로 제공된다.

본 발명의 분할형 DAC에 의하면, 상기 분압 전압들(VDV<1> 내지 VDV<5>)의 선택 및 전송을 위한 스위치들의 수가 현저히 감소되는 효과가 발생된다.

이러한 본 발명의 효과는 본 발명의 비교예에 따른 분할형 DAC와 비교하면, 더욱 명확하다.

도 3은 본 발명의 비교예에 따른 분할형 DAC의 거친 DAC 블락(BKCAP)을 나타내는 도면이다.

도 3의 거친 DAC 블락(BKCAP)은 기준 저전압(VRLW)과 기준 고전압(VRHG) 사이에 직렬로 형성되는 4개의 저항들(R<1> 내지 R<4>)을 가지는 저항열(10)을 포함한다. 이때, 4개의 저항들(R<1> 내지 R<4>)에 의하여, 5개의 분압 전압(VRC<1> 내지 VRC<5>)들이 생성된다.

그리고, 상위 데이터 비트들(DMBT1, DMBT2)의 데이터값에 따라, 상기 저항열(10)을 구성하는 4개의 저항들(R<1> 내지 R<4>) 중의 하나가 특정된다. 그리고, 특정된 저항의 아래의 노드의 분압 전압은 거친 저전압(VCASL)으로 제공되고, 위쪽 노드의 분압 전압은 거친 고전압(VCASH)으로 제공된다.

도 3의 거친 DAC 블락(BKCAP)에서는, 하나의 분압 전압에 대하여 거친 저전압(VCASL)으로 제공되는 경로와 거친 고전압(VCASH)으로 제공되는 경로가 별개로 존재한다.

다시 기술하자면, 오른쪽에 배치되는 제1 분압 전송부(20)는 상위 데이터 비트들(DMBT1, DMBT2) 데이터값에 따라, 4개의 분압 전압(VRC<1> 내지 VRC<4>)들 중에서 상대적으로 낮은 레벨의 거친 저전압(VCASL)으로 발생된다.

또한, 왼쪽에 배치되는 제2 분압 전송부(30)는 상위 데이터 비트들(DMBT1, DMBT2) 데이터값에 따라, 4개의 분압 전압(VRC<2> 내지 VRC<5>)들 중에서 상대적으로 높은 레벨의 거친 고전압(VCASH)으로 발생된다.

즉, 상기와 같은 본 발명의 분할형 DAC에서는, 거친 저전압(VCASL) 및 거친 고전압(VCASH)을 발생하는 경로가 상당부분 공통적으로 이용된다. 그러므로, 본 발명의 분할형 DAC에 의하면, 도 3과 같은 비교예의 분할형 DAC와 비교하여, 상기 분압 전압들(VDV<1> 내지 VDV<5>)의 선택 및 전송을 위한 스위치들의 수가 현저히 감소되는 효과가 발생된다.

따라서, 본 발명의 분할형 DAC에 의하여, 전체적인 레이아웃 면적이 현저히 저감된다.

이와 같이, 본 발명의 분할형 DAC에서, 레이아웃 면적이 감소되는 효과 즉, 분압 전압 전송용 스위치의 수가 감소되는 효과는 상위 데이터 비트의 수가 클수록 더욱 현저하다.

(표 1)는 도 1의 본 발명에서의 분압 전압 전송용 스위치의 수와 도 3의 비교예에서의 분압 전압 전송용 스위치의 수를 비교한 것이다.

(표 1)에서 알 수 있듯이, 본 발명의 분할형 DAC에서, 분압 전압 전송용 스위치의 수가 감소되는 효과 즉, 레이아웃 면적이 감소되는 효과는 상위 데이터 비트의 수가 클수록 더욱 현저하다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.