아날로그 디지털 컨버터{Analog to digital converter}
도 1은 종래의 아날로그 디지털 컨버터의 구성도. 도 2는 도 1의 폴딩부의 출력 파형도. 도 3은 도 1의 보간부의 내부 구성도. 도 4는 도 3의 보간블록의 내부 회로도. 도 5는 도 3의 보간블록의 출력신호의 파형도. 도 6은 본 발명의 실시예에 따른 아날로그 디지털 컨버터의 구성도. 도 7은 도 6의 보간부의 내부 구성도. 도 8은 도 7의 보간블록의 내부 회로도. 도 9는 도 6의 비교부의 출력 파형도.
본 발명은 아날로그 디지털 컨버터에 관한 것으로서, 보다 상세하게는 보간단계에서 일정수의 폴딩신호만을 이용하여 보간하고 그외에는 이미 사용된 폴딩블록의 폴딩신호의 위상을 180도 반전시킨신호를 이용하여 보간신호를 출력함으로써 폴딩블럭의 수를 감소시켜 칩 면적 소모를 감소시키는 기술이다. 일반적으로, 아날로그 디지털 컨버터(Analog to digital converter: ADC)는 아날로그 입력신호를 디지털신호로 변환하는 장치이다. 특히, 고속의 아날로그 신호를 고속 변환하기 위해 통상적으로 풀 플래쉬(full flash) 방식을 사용하나 이런 방식은 아날로그 입력 커패시턴스를 사용하는데 이 아날로그 입력 커패시턴스는 고속의 아날로그 신호의 처리가 어렵다. 그에 따라, 이와같은 요구 조건을 만족시키기 위해 아날로그 디지털 컨버터는 폴딩 및 보간(Folding & Interpolation) 방법을 사용한다. 도 1은 종래의 아날로그 디지털 컨버터의 구성도이다. 종래의 아날로그 디지털 컨버터는 폴딩부(10), 보간부(20), 비교부(30), 버블에러 보정부(40), 및 엔코더(50)를 구비한다. 폴딩부(10)는 복수개의 폴딩블록(11)을 구비하고, 각 폴딩블록(11)은 아날로그 입력전압신호 AIN를 프로세싱하여 차동타입(포지티브(positive), 네거티브(negative))의 폴딩신호 Folding1_P, Folding1_N ~ Folding5_P, Folding5_N를 출력한다. 도 1은 4비트 아날로그 디지털 컨버터의 예로서, 폴딩부(10)는 5개의 폴딩블록(11)을 구비하는 경우를 도시한다. 도 2에 도시한 바와 같이, 폴딩블록(11)으로부터 출력되는 폴딩신호들은 일정한 입력전압만큼 이격된 신호로서, 첫번째 폴딩신호 Folding1_P, Folding1_N와 마지막 폴딩신호 Folding5_P, Folding5_N가 180도의 위상차를 가진다. 각 폴딩신호들간의 이격 전압은 폴딩 블록이 처리하고자 하는 비트 리솔루션 동적 입력범위에 따르며 입력동적전압 범위는 1V로 한다. 보간부(20)는 일정수의 폴딩신호 Folding1_P, Folding1_N ~ Folding5_P, Folding5_N만을 출력하고 그 일정수의 폴딩신호만을 보간(Interpolation)하여 추가적인 폴딩신호를 생성시킨다. 비교부(30)는 보간부(20)로부터 출력되는 신호들을 비교하여 그 결과를 출력하고, 버블에러 보정부(40)는 비교부(30)의 출력의 버블 에러를 보정한다. 엔코더(50)는 버블에러 보정부(40)의 16비트의 출력을 엔코딩하여 4비트의 디지털 변환값 DOUT을 출력한다. 도 3은 도 1의 보간부(20)의 내부 구성도이다. 보간부(20)는 복수개의 보간블록(21)을 구비한다. 각 보간블록(21)은 복수개의 폴딩신호 Folding1_P, Folding1_N ~ Folding5_P, Folding5_N를 타입별(포지티브, 네거티브)로 각각 수신하여 보간을 수행하고, 그 결과 폴딩신호 Folding1_P, Folding1_N ~ Folding4_P, Folding4_N와 보간신호 int1_P ~ int12_N를 출력한다. 도 4는 도 2의 보간블록(21)의 내부 회로도이다. 보간블록(21)은 직렬연결되는 복수개의 저항 R과 그와 병렬연결되는 복수개의 저항 R을 구비하여 폴딩신호간의 전압을 분배하여 서로 다른 전압 레벨을 갖는 복수개의 보간신호 int1_P ~ int12_N를 출력한다. 즉, 2개의 폴딩신호 Folding1_P, Folding2_P를 보간하여 폴딩신호 Folding1_P와 보간신호 int1_P ~ int3_P를 출력한다. 여기서, 보간블록(21)으로부터 출력되는 폴딩신호 Folding1_P, Folding2_P와 보간신호 int1_P ~ int12_N는 도 5와 같이 나타난다. 상기와 같은 구성을 갖는 종래의 아날로그 디지털 컨버터는, 예를 들어, 1V 입력범위를 4비트로 처리하기 위해 v/2 4 =62.5mV 간격의 16개의 폴딩 신호를 필요로 한다. 그에 따라, 폴딩부(10)는 5개의 폴딩신호를 출력하고, 보간부(20)는 5개의 폴딩신호 Folding1_P, Folding1_N ~ Folding5_P, Folding5_N를 보간하여 4개의 폴딩신호 Folding1_P, Folding1_N ~ Folding4_P, Folding4_N 와 12개의 보간신호int1_P ~ int12_N를 발생시켜 총 16개의 신호를 출력한다. 그러나, 상기와 같이 폴딩신호 Folding5_P, Folding5_N는 보간부(20)를 통해 최종적으로 출력되는 신호가 아닌데도 불구하고 보간을 위해 필요하므로 폴딩블록을 구비하여 생성하여야 한다. 따라서, 불필요한 폴딩블록으로 인해 칩 면적 소모가 크고 전력소모도 커지는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 보간단계에서 이미 사용된 폴딩블록의 폴딩신호의 위상을 180도 반전시켜 보간하여 사용함으로써 폴딩블럭의 수를 감소시켜 칩 면적 소모를 감소시키는데 있다.
상기 과제를 달성하기 위한 본 발명은 입력전압신호를 폴딩하여 일정수의 폴딩신호를 출력하는 복수개의 폴딩블록과, 상기 일정수의 폴딩신호 중 일부의 위상을 반전시켜 출력하는 위상변환기와, 상기 복수개의 폴딩블록으로부터 출력되는 상 기 일정수의 폴딩신호 및 상기 위상변환기의 출력을 보간하여 상기 일정수의 폴딩신호와 복수개의 보간신호를 출력하는 복수개의 보간블록과, 상기 복수개의 보간블록의 출력을 비교하는 비교부와, 상기 보정부의 출력을 엔코딩하여 디지털값을 출력하는 엔코더를 포함하여 구성함을 특징으로 한다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 도 6은 본 발명의 실시예에 따른 아날로그 디지털 컨버터의 구성도이다. 아날로그 디지털 컨버터는 폴딩부(100), 보간부(200), 비교부(300), 버블에러 보정부(400), 엔코더(500), 및 위상변환기(600)를 구비한다. 폴딩부(100)는 복수개의 폴딩블록(101)을 구비하고, 각 폴딩블록(101)은 아날로그 입력전압신호 AIN를 프로세싱하여 차등타입(포지티브(positive), 네거티브(negative))의 폴딩신호 Folding1_P, Folding1_N ~ Folding4_P, Folding4_N를 출력한다. 도 6의 4비트의 아날로그 디지털 컨버터의 경우, 폴딩부(100)는 4개의 폴딩블록(101)만을 구비한다. 위상변환기(600)는 폴딩블록(101)의 폴딩신호 Folding1_P, Folding1_N의 위상을 180도 반전시켜 폴딩신호 Folding1_N, Folding1_P를 보간부(200)로 출력한다. 보간부(200)는 일정수의 폴딩신호 Folding1_P, Folding1_N ~ Folding4_P, Folding4_N만을 출력하고 그 일정수의 폴딩신호 Folding1_P, Folding1_N ~ Folding4_P, Folding4_N 만을 보간(Interpolation)하고, 기존의 폴딩신호 Folding5_P, Folding5_N에 대신에 위상변환기(600)로부터 출력된 폴딩신호 Folding1_N, Folding1_P를 사용한다. 따라서, 본 발명에 따른 4비트의 아날로그 디지털 컨버터의 경우, 보간부(200)는 4개의 폴딩블록만으로도 기존과 같이 4개의 폴딩신호 Folding1_P, Folding1_N ~ Folding4_P, Folding4_N 와 12개의 보간신호int1_P ~ int12_N를 발생시켜 총 16개의 신호를 출력한다. 비교부(300)는 복수개의 비교기 C1~ C16를 구비하고, 보간부(200)로부터 출력되는 4개의 폴딩신호 Folding1_P, Folding1_N ~ Folding4_P, Folding4_N 와 12개의 보간신호int1_P ~ int12_N들을 비교하여 도 9와 같이, 입력전압신호 AIN에 대응되는 16개의 레벨신호를 생성한다. 버블에러 보정부(400)는 비교부(300)의 출력의 버블 에러를 보정하고, 엔코더(500)는 버블에러 보정부(400)로부터 출력되는 16 레벨신호를 엔코딩하여 4비트의 신호 DOUT로 출력한다. 여기서는 입력 동작 범위가 1V이고 4비트의 아날로그 디지털 컨버터의 경우 4개의 폴딩블록만을 구비하는 예를 도시하고 있으나, 2비트, 8비트 등 다양한 경우에 폴딩블록의 수를 변화시켜 적용할 수 있다. 도 7은 도 6의 보간부(200)의 내부 구성도이다. 보간부(200)는 복수개의 보간블록(201)을 구비한다. 각 보간블록(201)은 복수개의 폴딩신호 Folding1_P, Folding1_N ~ Folding4_P, Folding4_N를 각각 수신하여 보간을 하여 폴딩신호 Folding1_P, Folding1_N ~ Folding4_P, Folding4_N와 보간신호 int1_P ~ int12_N를 출력한다. 이때, 마지막 두단의 보간블록은 위상이 180도 반전된 폴딩신호 Folding4_P, Folding1_N와 Folding4_N, Folding1_P를 각각 보간하여 폴딩신호 Folding4_P, Folding4_N와 보간신호 int10_N~ int12_N을 출력한다. 도 8은 도 7의 보간블록(201)의 내부 회로도이다. 보간블록(201)은 직렬연결되는 복수개의 저항 R과 그와 병렬연결되는 복수개의 저항 R을 구비하여 폴딩신호간의 전압을 분배하여 서로 다른 전압 레벨을 갖는 복수개의 보간신호 int1_P ~ int12_N를 출력한다. 즉, 2개의 폴딩신호 Folding1_P, Folding2_P를 보간하여 폴딩신호 Folding1_P와 보간신호 int1_P ~ int3_P를 출력한다. 여기서, 보간블록(21)으로부터 출력되는 폴딩신호 Folding1_P, Folding2_P와 보간신호 int1_P ~ int12_N는 도 5와 같이 나타난다.
이상에서 살펴본 바와 같이, 본 발명은 보간단계에서 이미 사용된 폴딩블록의 폴딩신호의 위상을 180도 반전시켜 보간하여 사용하여 일정수의 폴딩신호만으로도 원하는 보간신호를 생성함으로써 폴딩블럭의 수를 감소시켜 칩 면적 소모를 감소시키는 효과가 있다. 아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다. |
