개선된 아날로그-디지털 변환기

개선된 아날로그-디지털 변환기{IMPROVED ANALOGUE-TO-DIGITAL CONVERTOR}

본 출원은 아날로그-디지털 변환, 특히 오디오 응용분야에 사용하기 위한, 특히 동적 범위 확장을 갖는 아날로그-디지털 변환 회로에 관한 것이다.

아날로그-디지털 변환기(ADC)는 공지되어 있고 각종의 응용분야에서 사용된다. 하나의 특정 응용분야는 오디오 신호 경로 내에 있다. 점점 더 오디오 데이터가 디지털 포맷으로 저장되고 전송되고 있다. 따라서, ADC는 아날로그 신호를 등가의 디지털 신호, 즉, 추가 처리를 위해 저장되거나 전달될 수 있는 디지털 데이터로 변환하기 위해 오디오 신호 경로에 배치될 수 있다.

마이크로폰에 의해 검출된 아날로그 오디오 신호를 대응하는 디지털 신호로 변환하기 위해 ADC가 사용되는 하나의 특정 응용분야는, 예를 들어, 이동 전화와 같은 휴대용 통신 디바이스에 있다. 점점 더 이러한 마이크로폰은 바람 소리와 같은 대진폭 간섭 신호와 같은 문제에 대처하기 위해 비교적 큰 동적 범위를 가질 필요가 있다. 결과적으로, ADC가 또한 큰 동적 범위를 가질 필요가 있다.

이러한 응용분야에서, ADC의 유효 분해능을 최대화하기 위해, 디지털 변환 이전에 입력 아날로그 신호에 신호 의존적 아날로그 이득(GIN)을 적용하고, 적용된 아날로그 이득 변화(GIN)를 보상하기 위해, 대응하는 역 디지털 이득(GO = 1/GIN) 조정을 변환된 디지털 신호에 적용하는 것이 공지되어 있다. 이것은 동적 범위 확장(DRE)이라고 알려져 있다. 전형적으로, 소진폭 아날로그 입력 신호는 ADC 입력 범위를 더 많이 사용하기 위해 큰 값의 GIN에 의해 증폭될 수 있고, 따라서 소진폭 신호에 대한 ADC의 분해능을 효과적으로 개선시킨다. 큰 아날로그 증폭을 보상하기 위해 그에 대응하여 큰 디지털 감쇠가 디지털 신호에 적용된다. 이것은, 소신호에 대해, ADC의 양자화 잡음 및 열 잡음이 낮은 디지털 이득(GO = 1/GIN)에 의해 감쇠될 수 있다는 것을 의미한다.

도 1은 DRE(dynamic range extension)를 구현하는 아날로그-디지털 변환기(ADC)의 일반 원리를 나타낸다. 제어 블록(100)은, 들어오는 신호(AIN)의 크기의 피크 값에 관계없이, ADC(102)가 ADC 전체 입력 범위(full scale input range) 근방의 피크 값을 갖는 증폭된 아날로그 신호(AM)(여기서 AM = AIN.GIN임)를 수신하도록, 아날로그 증폭기(101)와 같은 아날로그 이득 요소에 의해 아날로그 입력 신호(AIN)에 적용되는 이득(GIN)을 조정한다. 제어 블록(100)은 또한 출력 신호(DO)가 디지털 곱셈기(103)를 통해 아날로그 이득(GIN)의 역인 디지털 이득(GO)에 의해 스케일링되도록 함으로써 이 아날로그 이득 조정(GIN)을 보상한다. 제어 블록(100)은 입력 신호(AIN)의 진폭 또는 엔벨로프에 기초하여 아날로그 및 디지털 이득 요소들(101 및 103) 사이의 이득의 할당을 조정한다. 일부 구성들에서, 입력 아날로그 신호(AIN)의 엔벨로프는 적당한 아날로그 엔벨로프 검출기에 의해 결정될 수 있지만, 바람직하게는 ADC에 의해 생성된 디지털 신호가 사용된다. 도 1에 도시된 예에서, ADC(102)의 출력(DO), 즉 이득(GO)이 적용되기 전의 신호가 사용되지만, 마찬가지로 이득 조정된 출력 신호(DOUT)가 사용될 수 있을 것이다.

본 발명에 따르면, 아날로그 입력 신호를 대응하는 디지털 출력 신호로 변환하는 아날로그-디지털 변환기가 제공되고, 아날로그-디지털 변환기는:

상기 아날로그 입력 신호를 수신하고 상기 아날로그 입력 신호 및 제1 변환 이득 설정에 기초하여 펄스 폭 변조(PWM) 신호를 출력하는 제1 변환기 - 상기 제1 변환기는 입력 신호가 시간상으로 연속적으로 변할 수 있는 펄스 폭들에 의해 인코딩되도록 상기 PWM 신호를 발생시키는 PWM 변조기를 포함함 -;

상기 PWM 신호를 수신하고 상기 PWM 신호 및 제2 변환 이득 설정에 기초하여 상기 디지털 출력 신호를 출력하는 제2 변환기 - 상기 제2 변환기는 제1 PWM-디지털 변조기를 포함함 -; 및

상기 PWM 신호에 기초하여 상기 제1 및 제2 변환 이득 설정들을 발생시키는 이득 할당 블록을 포함한다.

이득 할당 블록은 상기 PWM 신호의 한 버전을 수신하고 상기 PWM 신호에 기초하여 제어 디지털 신호를 출력하도록 구성된 제2 PWM-디지털 변조기와, 상기 제어 디지털 신호를 수신하여 상기 제1 및 제2 변환 이득 설정들을 제어하는 제어기를 포함할 수 있다. 제2 PWM-디지털 변조기는 상기 제1 PWM-디지털 변조기보다 더 낮은 출력 분해능 및/또는 상기 제1 PWM-디지털 변조기보다 더 낮은 지연시간을 가질 수 있다. 제2 PWM-디지털 변조기는 제1 클록 신호를 수신하고 PWM 신호의 하나 이상의 펄스들에 의해 정의된 구간 동안의 제1 클록 신호의 주기들의 수의 카운트를 결정하도록 구성된 제1 카운터를 포함할 수 있다.

일부 실시예들에서, 제1 카운터는 제2 클록 신호를 수신하고 제2 클록 신호의 주기마다 카운트 값을 출력하도록 추가로 구성될 수 있다. 일부 실시예들에서, 제1 카운터는 제2 클록 신호의 주기마다 카운트 값을 리셋시키도록 구성된다. 어떤 경우에, PWM 신호는 고정된 PWM 사이클 주파수를 가질 수 있고 제2 클록 신호의 주파수는 PWM 사이클 주파수와 동일할 수 있다.

일부 실시예들에서, 제2 PWM-디지털 변조기는 제2 카운터 - 제1 카운터는 PWM 신호의 제1 상태의 구간 동안의 제1 클록 신호의 주기들의 수의 제1 카운트를 결정하도록 구성되며, 제2 카운터는 PWM 신호의 제2 상태의 구간 동안의 제1 클록 신호의 주기들의 수의 제2 카운트를 결정하도록 구성됨 - 를 추가로 포함할 수 있다. 제2 PWM-디지털 변조기는 게다가 상기 제1 및 제2 카운트들로부터 듀티 사이클 값을 결정하도록 구성될 수 있다.

PWM 변조기는 입력 신호에 기초한 신호를 고정 주파수의 주기적인 시변 기준 파형과 비교하는 비교기를 포함할 수 있다. 일부 실시예들에서, 주기적인 시변 기준 파형의 편위(excursion)는 상기 제1 변환 이득 설정에 기초하여 가변적일 수 있다. PWM 변조기는 듀티 사이클의 시작으로부터 비교기의 출력이 주기적인 시변 기준 파형이 입력 신호에 기초한 신호와 동일한 값에 도달했다는 것을 나타낼 때까지 제1 신호 레벨을 출력하고 이어서 듀티 사이클의 끝까지 제2 신호 레벨을 출력하도록 구성될 수 있다.

일부 실시예들에서, PWM 변조기는 듀티 사이클의 시작으로부터 비교기의 출력이 주기적인 시변 기준 파형이 입력 신호에 기초한 신호와 동일한 값에 도달했다는 것을 나타낼 때까지 제1 신호 레벨을 출력하고 이어서 고정된 지속시간의 펄스를 출력하도록 구성된 스파이크 발생기(spike generator)를 포함할 수 있다.

다른 실시예들에서, PWM 변조기는 입력 신호에 기초한 오차 신호를 기준값과 비교하고 상기 오차 신호가 상기 기준값에 도달할 때 고정된 지속시간의 펄스를 출력하도록 구성된 스파이크 인코더(spike encoder)를 포함할 수 있다.

추가의 실시예들에서, PWM 변조기는 입력 신호에 기초한 신호를 제1 및 제2 한계치들과 비교하고 제1 한계치에 도달될 때 제1 출력 상태로부터 제2 출력 상태로 전환하고 제2 한계치에 도달될 때 제2 출력 상태로부터 제1 출력 상태로 전환하도록 구성된 히스테리시스 비교기(hysteric comparator)를 포함할 수 있다. 이득 할당 블록이 제2 PWM-디지털 변조기를 포함할 때, 제1 및 제2 한계치들 중 적어도 하나는 상기 제2 PWM-디지털 변조기에 의해 생성된 제어 디지털 신호에 기초하여 제어가능하게 변화될 수 있다.

일부 실시예들에서, 제1 PWM-디지털 변조기는 PWM 신호의 펄스 동안 제1 주파수로 발진 신호를 출력하도록 구성된 제어 발진기(controlled oscillator)를 포함할 수 있다. 제어 발진기는 PWM 신호의 펄스들 사이에서 상이한 제2 주파수로 발진 신호를 출력하도록 구성될 수 있다. 제1 PWM-디지털 변조기는 카운트 주기에서의 발진 신호의 발진들의 수를 카운트하도록 구성된 카운터를 포함할 수 있다. 제1 PWM-디지털 변조기는 때때로 카운터의 출력을 디지털 출력 신호로 변환하는 신호 처리 모듈을 포함할 수도 있다.

제1 변환기는 입력 아날로그 신호를 수신하고 PWM 신호를 발생시키기 전에 제1 변환 이득 설정에 의존하는 이득을 입력 아날로그 신호에 적용하는 아날로그 가변 이득 요소를 포함할 수 있고 그리고/또는 PWM 변조기는 가변 이득을 가질 수 있다.

제2 변환기는 디지털 출력 신호를 발생시키기 위해 제1 PWM-디지털 변조기로부터 제1 디지털 신호를 수신하고 제2 변환 이득 설정에 의존하는 이득을 제1 디지털 신호에 적용하는 디지털 가변 이득 요소를 포함할 수 있다.

일부 실시예들에서, 이득 할당 블록의 제어기는 디지털 제어 신호를 수신하고 엔벨로프 값을 결정하는 엔벨로프 검출기를 포함할 수 있다. 이득 할당 블록은 그에 부가하여 엔벨로프 검출기 이전에 제3 이득 설정에 기초한 이득을 디지털 제어 신호에 적용하는 디지털 이득 요소를 포함할 수 있다. 제3 이득 설정은 제2 이득 설정과 동일할 수 있다.

일부 실시예들에서, 아날로그-디지털 변환기는 제1 및 제2 모드들에서 동작가능할 수 있다. 제1 모드에서, 제2 변환기는 PWM 신호에 기초하여 디지털 출력 신호를 출력할 수 있다. 제2 모드에서, 제2 변환기는 비활성일 수 있고, 활동 제어기(activity controller)는 제1 동작 모드로 전환할지를 결정하기 위해 제2 PWM-디지털 변조기에 의해 생성된 디지털 제어 신호에 응답할 수 있다.

앞서 기술된 아날로그-디지털 변환기들 중 임의의 것이 집적 회로로서 구현될 수 있다.

본 발명은 또한 앞서 기술된 바와 같은 아날로그-디지털 변환기 및 트랜스듀서를 포함하는 장치에 관한 것이며, 여기서 아날로그-디지털 변환기에 대한 아날로그 입력 신호는 상기 트랜스듀서에 의해 발생된다. 트랜스듀서는 마이크로폰 및 MEMS 용량성 트랜스듀서 중 적어도 하나일 수 있다.

본 발명의 양태들은 또한 앞서 기술된 바와 같은 아날로그-디지털 변환기를 포함하는 전자 디바이스에 관한 것이다. 디바이스는 휴대용 디바이스; 배터리 구동 디바이스(battery powered device); 통신 디바이스; 이동 전화 또는 셀룰러 전화; 개인용 미디어 디바이스; 컴퓨팅 디바이스; 랩톱, 노트북 또는 태블릿 컴퓨터; 게임 디바이스; 웨어러블 디바이스 중 적어도 하나일 수 있다. 디바이스는 음성 작동 디바이스일 수 있고 그리고/또는 음성 제어 모드에서 동작가능할 수 있다.

본 발명은 또한 아날로그-디지털 변환 방법에 관한 것이다. 따라서 다른 양태에서 입력 아날로그 신호를 대응하는 디지털 출력 신호로 변환하는 방법이 제공되며, 본 방법은:

입력 아날로그 신호가 시간상으로 연속적으로 변할 수 있는 펄스 폭들에 의해 인코딩되도록, 상기 입력 아날로그 신호 및 제1 변환 이득 설정에 기초하여 펄스 폭 변조(PWM) 신호를 발생시키는 단계;

상기 PWM 신호 및 제2 변환 이득 설정에 기초하여 상기 디지털 출력 신호를 발생시키는 단계; 및

PWM 신호에 기초하여 상기 제1 및 제2 변환 이득 설정들을 발생시키는 단계를 포함한다.

본 방법은 본 발명의 제1 양태와 관련하여 앞서 기술된 변형들 중 임의의 것에서 동작될 수 있다.

추가의 양태에서, 아날로그 입력 신호를 대응하는 디지털 출력 신호로 변환하는 아날로그-디지털 변환기가 제공되고, 아날로그-디지털 변환기는:

상기 아날로그 입력 신호를 수신하고 상기 아날로그 입력 신호 및 제1 변환 이득 설정에 기초하여 시간 인코딩된 신호(time encoded signal)를 출력하는 제1 시간 인코딩 변환기 - 시간 인코딩된 신호는 입력 신호를 시간상으로 연속적으로 변할 수 있는 신호 천이(signal transition)들의 타이밍에 의해 인코딩함 -;

상기 시간 인코딩된 신호를 수신하고 상기 시간 인코딩된 신호 및 제2 변환 이득 설정에 기초하여 상기 디지털 출력 신호를 출력하는 제1 시간 디코딩 변환기; 및

시간 인코딩된 신호에 기초하여 상기 제1 및 제2 변환 이득 설정들을 발생시키는 이득 할당 블록을 포함한다.

추가의 양태에서, 청구항 35에 청구된 아날로그-디지털 변환기가 제공되고, 여기서 이득 할당 블록은 상기 시간 인코딩된 신호를 수신하고 상기 시간 인코딩된 신호에 기초하여 제어 디지털 신호를 출력하는 제2 시간 디코딩 변환기 및 상기 제어 디지털 신호를 수신하고 상기 제1 및 제2 변환 이득 설정들을 제어하는 제어기를 포함한다.

다른 추가의 양태에서, 아날로그-디지털 변환기가 제공되고, 아날로그-디지털 변환기는

제1 제어된 이득을 입력 아날로그 신호에 적용하는 제1 이득 요소; 상기 제1 이득 요소로부터 출력된 이득 제어된 입력 아날로그 신호를 PWM 신호로 변환하는 제1 변조기;

상기 PWM 신호를 디지털 신호로 변환하는 제2 변조기;

출력 디지털 신호를 생성하기 위해 제2 제어된 이득을 상기 제2 변조기로부터 출력된 디지털 신호에 적용하는 제2 이득 요소; 및

상기 제1 및 제2 제어된 이득들을 제어하는 이득 할당 블록을 포함하고, 여기서 상기 이득 할당 블록은 상기 PWM 신호의 한 버전을 수신하고 입력 아날로그 신호를 나타내는 디지털 신호를 발생시키는 제3 변조기를 포함한다.

추가의 양태에서, 아날로그-디지털 변환기가 제공되고, 아날로그-디지털 변환기는 입력 아날로그 신호를 PWM 신호로 변환하는 제1 변환기; PWM 신호를 디지털 신호로 변환하는 제2 변환기; 및 제1 변환기의 아날로그 이득 및 제2 변환기의 디지털 이득을 제어하는 이득 할당 블록을 포함하고; 여기서 이득 할당 블록은 PWM 신호에 기초하여 상기 아날로그 이득 및 상기 디지털 이득을 제어하도록 구성된다.

이득 할당 블록은 PWM 신호를 디지털 신호로 변환하는 제3 변조기를 포함할 수 있고, 여기서 제3 변조기는 PWM 신호를 제2 변조기보다 더 낮은 지연시간을 갖는 디지털 신호로 변환한다. 제1 변환기는 PWM 신호가 신호 천이들 사이의 지속시간에 의해 입력 아날로그 신호를 인코딩하고 가능한 인코딩 지속시간들이 양자화되지 않도록 구성될 수 있다. 제1 변환기는 PWM 신호가 신호 천이들 사이의 지속시간에 의해 입력 아날로그 신호를 인코딩하고 상기 신호 천이들 중 적어도 하나가 클록 신호와 동기화되도록 제약되지 않도록 구성될 수 있다.

추가의 양태에서, 아날로그 입력 신호를 대응하는 디지털 출력 신호로 변환하는 아날로그-디지털 변환기가 제공되고, 아날로그-디지털 변환기는:

제1 변환 이득으로 상기 아날로그 입력 신호를 시간 인코딩된 신호로 변환하는 시간 인코딩 블록; 제2 변환 이득으로 PWM 신호를 상기 디지털 출력 신호로 변환하는 시간 디코딩 블록; 및 시간 인코딩 블록의 출력에 결합되어 PWM 신호의 한 버전을 수신하고 수신된 PWM 신호에 기초하여 상기 제1 및 제2 변환 이득들을 제어하도록 구성된 이득 할당 블록을 포함한다.

추가의 양태에서, 아날로그 입력 신호를 대응하는 디지털 출력 신호로 변환하는 아날로그-디지털 변환기가 제공되고, 아날로그-디지털 변환기는: 제1 변환 이득에 따라 상기 아날로그 입력 신호를 PWM 신호로 변환하는 제1 변환기; 제2 변환 이득에 따라 PWM 신호를 상기 디지털 신호로 변환하는 제2 변환기; PWM 신호를 디지털 제어 신호로 변환하는 제3 변환기; 및 상기 디지털 제어 신호에 기초하여 상기 제1 및 제2 변환 이득들을 제어하는 이득 제어기를 포함한다.

다른 추가의 양태에서, 아날로그-디지털 변환기가 제공되고, 아날로그-디지털 변환기는

시간 인코딩 블록;

시간 디코딩 블록; 및

이득 할당 블록을 포함하고;

아날로그-디지털 변환기의 입력은 시간 인코딩 블록의 입력에 결합되고;

아날로그-디지털 변환기의 출력은 시간 디코딩 블록의 출력에 결합되며;

상기 시간 인코딩 블록의 출력은 상기 시간 디코딩 블록의 입력 및 상기 이득 할당 블록의 입력에 결합되고;

상기 이득 할당 블록의 출력은 상기 시간 인코딩 블록의 변환 이득 제어 입력에 결합되며;

상기 이득 할당 블록의 출력은 상기 시간 디코딩 블록의 변환 이득 제어 입력에 결합된다.

본 발명을 더 잘 이해하고 본 발명이 어떻게 실시될 수 있는지를 보여주기 위해, 예로서 이하의 도면들이 이제부터 참조될 것이다:
도 1은 동적 범위 확장을 갖는 아날로그-디지털 변환기를 나타낸 도면;
도 2는 본 발명의 실시예들에 따른 동적 범위 확장을 갖는 아날로그-디지털 변환의 일반 원리들을 나타낸 도면;
도 3a 내지 도 3d는 시간 인코딩된 PWM 신호들의 예들을 나타낸 도면;
도 4a 및 도 4b는 본 발명의 실시예들에 따른 동적 범위 확장을 갖는 아날로그-디지털 변환 회로들을 나타낸 도면;
도 5는 본 발명의 일 실시예에 따른 제1 변환기(시간 인코딩 블록)의 일 예를 나타낸 도면;
도 6은 본 발명의 일 실시예에 따른 대안적인 제1 변환기(시간 인코딩 블록)를 나타낸 도면;
도 7a는 본 발명의 일 실시예에 따른 제2 변환기(시간 디코딩 블록)의 일 예를 나타낸 도면이고, 도 7b 내지 도 7d는 이러한 변환기에 대한 제어 발진기들의 적절한 예들을 나타낸 도면;
도 8은 본 발명의 실시예들에 따른 보조 시간 디코딩 변조기의 일 예를 나타낸 도면;
도 9는 본 발명의 실시예들에 따른 대안적인 보조 시간 디코딩 변조기의 일 예를 나타낸 도면;
도 10a는 2선식 인코딩(two wire encoding)을 갖는 본 발명의 일 실시예에 따른 ADC를 나타낸 도면이고, 도 10b는 예시적인 파형들을 나타낸 도면;
도 11은 ADC의 추가 실시예를 나타낸 도면;
도 12는 2개의 모드들에서 동작가능한 ADC의 추가 실시예를 나타낸 도면.

본 발명의 실시예들은 아날로그 입력 신호의 디지털 출력 신호로의 변환의 일부로서 시간 인코딩을 구현하는 아날로그-디지털 변환기(ADC)에 관한 것이다. 아날로그 입력 신호는 시간 인코딩된 신호인 중간 신호를 생성하는 데 사용된다. 이하에서 보다 상세히 설명될 것인 바와 같이, 시간 인코딩된 신호는 물리적 신호 천이들 사이의 시간 구간들의 시퀀스를 포함하는 신호이며, 여기서 구간들 중 적어도 일부 구간들의 지속시간은 현재의(current) 또는 지금의(contemporaneous) 입력 신호에 응답하여 변조된다. 시간 인코딩된 신호는 펄스 폭 변조(PWM) 신호일 수 있다. 이 중간의 시간 인코딩된 신호는, 요구된 디지털 출력 신호를 제공하기 위해, 이어서 관례적인 디지털 값들의 스트림으로 디코딩된다.

ADC의 동적 범위를 확장시키기 위해, 제1 변환 이득(GIN)이 입력 아날로그 신호에 적용될 수 있으며, 여기서 디지털 출력 신호를 제공하기 위해 역 제어된 변환 이득(inversely controlled conversion gain)(GO)이 적용된다. 본 발명의 실시예들에서, 변환 이득들의 할당은, 아날로그 입력 신호 또는 출력 디지털 신호보다는 중간 신호, 즉 시간 인코딩된 신호에 기초하여 결정될 수 있다.

도 2는 일반적으로 본 발명의 실시예들의 원리들을 나타낸다. 도 2는 ADC(200)가 3개의 변환기들을 포함하는 것을 나타낸다. 제1 변환기(201)는 아날로그 입력 아날로그 신호(AIN)를 변환 이득(GIN)을 갖는 시간 인코딩된 신호(DT)로 변환하도록 구성된 시간 인코딩 변환기(TEC) 또는 시간 인코딩 머신(TEM)이다. 제2 변환기(202)는 시간 디코딩 변환기(TDC) 또는 시간 디코딩 머신(TDM)이며, 시간 인코딩된 신호(DT)를 변환 이득(GO)을 갖는 디지털 출력 신호(DOUT)로 변환하도록 구성된다. 따라서, 제1 변환기(201)와 제2 변환기(202)는 ADC의 주 변환 신호 경로에 배치되고, 시간 인코딩된 신호(DT)는 이 주 변환 경로의 중간 신호이다. 또 하나의 TDC 또는 TDM인 제3 변환기(203)는 시간 인코딩된 신호(DT)의 한 버전을 수신하고 디코딩하기 위해 이득 할당 블록(204)의 일부로서 배치된다. 따라서, 이 제3 변환기(203)는 제어 디지털 신호, 즉 DT의 디지털 표현 그리고 따라서 AIN의 디지털 표현을 제공할 수 있고, 이로부터 AIN의 진폭의 표시가 도출될 수 있으며, 이로부터 차례로 이득들(GIN 및 GO)이 제어될 수 있다.

이 일반적인 아키텍처는 다수의 면에서 유리하다. 바람직하게는, 시간 인코딩의 프로세스 및/또는 회로는 실질적으로 시간상으로 양자화되지 않으며, 따라서 제1 변환기(201)에 의한 초기 변환은 양자화 잡음을 그다지 유입시키지 않는다. 환언하면, 시간 인코딩된 신호는 인코딩을 위해 사용되는 신호 천이들 사이의 시간 구간들이 시간상으로 연속적으로 가변적이도록 인코딩될 수 있으며, 이에 대해서는 이하에서 보다 상세히 설명될 것이다.

또한, 양자화가 일어나지 않기 때문에, 다중 비트 변환들을 구현하기 위해 스위치드 커패시터(switched capacitor)들과 같은 정합된(matched) 또는 비례된(ratioed) 아날로그 요소들의 뱅크들이 필요하지 않을 수 있다. 따라서, 입력 아날로그 신호로부터 시간 인코딩된 신호로의 변환은 소형상(small-geometry) 반도체 프로세스들에서 진폭의 디지털로의 직접 변환보다 더 쉽게 구현될 수 있다.

시간 인코딩된 신호로부터 디지털 출력 신호로의 변환은 또한 소형상 반도체 프로세스들에 적당한 전압 제어 링 발진기들과 같은 비교적 간단하고 컴팩트한 블록들을 사용하여 구현될 수 있다. 따라서, ADC의 전체적인 크기 및 비용은 비교적 작을 수 있고, 예를 들어, MEMS 또는 일렉트릿 마이크로폰과 같은 작고 고가인 민감한 트랜스듀서와 함께 사용하기에 특히 적합할 수 있다.

그에 부가하여, 이러한 방식으로 개별적인 변환기들을 사용하는 것, 특히 주 신호 경로에 대해 그리고 이득 할당 경로에 대해 개별적인 시간 디코딩 변환기들을 사용하는 것은 각자의 변환기 각각이 각자의 기능을 위해 독립적으로 최적화될 수 있게 한다. 예를 들어, 제2 변환기(202)는 신호-대역 신호 대 잡음(signal-band signal to noise)에 대해 최적화될 수 있는 반면, 제3 변환기(203)는 보다 낮은 지연시간을 제공하도록 최적화되며 따라서 동적 이득 할당이 신호 레벨의 급격한 증가에 보다 신속하게 반응하고 따라서 입력 오디오 신호에서의 고속 고진폭 스텝들 또는 과도 임펄스들(예를 들어, 어떤 기간의 고요함 이후의 드럼 림 숏(drum rim-shot) 또는 캐스터네츠)로 인한 제1 변환기의 과부하를 회피할 수 있게 한다. 이하에서 보다 상세히 기술될 것인 바와 같이, 개별적인 변환기들의 사용은 제2 변환기(202)가 이득 제어기에 대한 입력 신호의 표시를 제공하기에 적당하지 않다는 것을 의미할 수 있는 방식으로 최적화될 수 있게 한다. 그에 부가하여, 제1 변환기는 THD와 같은 왜곡을 감소시키기 위해 개별적으로 최적화될 수 있다.

앞서 언급된 바와 같이, 시간 인코딩된 신호(DT)는 하나의 상태로부터 다른 상태로의 정의된 신호 천이들 사이의 시간 구간들의 시퀀스를 포함하고, 여기서 각각의 구간의 지속시간은 관련된 입력 신호 값, 즉 변환기에서의 그 당시 현재의 또는 지금의 입력 신호 값을 전달하도록 변조된다.

시간 인코딩된 신호는, 예를 들어, 고 전압 레벨에 의해 정의된 하나의 상태와 보다 낮은 전압 레벨에 의해 정의된 제2 상태 사이에서 전환하는 전압 신호, 예를 들어, 종래의 디지털 논리 신호일 수 있다. 이 전압 레벨들의 값들은 중요하지 않으며, 모든 정보는 하나의 상태와 다른 상태 사이의 명시된 천이들 사이의 타이밍에 포함된다. 각각의 천이의 타이밍은 물리적 전압이 하이 논리 상태와 로우 논리 상태 사이의 정의된 전압 문턱값을 통과할 때에 의해 정의될 수 있다.

시간 인코딩된 신호는, 가변 폭의 일련의 펄스들이 각자의 그 당시 현재 입력 신호의 값을 각자의 펄스의 폭, 즉 각각의 전압 펄스의 상승 에지와 하강 에지 사이의 타이밍으로 인코딩하는, 펄스 폭 변조(PWM) 신호를 포함할 수 있다.

앞서 언급된 바와 같이, 시간 인코딩된 신호는 입력 신호의 값을 인코딩하는 관련 시간 구간들, 예컨대, PWM 신호의 펄스들의 펄스 폭들이 시간상으로 연속적으로 변할 수 있도록 인코딩될 수 있다. 시간상으로 연속적으로 변한다는 것은 구간을 정의하는 데 사용되는 신호 천이들 중 적어도 하나의 신호 천이의 타이밍이, 적어도 주어진 범위, 예컨대, PWM 듀티 사이클 주기 내에서 사실상 연속적으로 변할 수 있다는 것을 의미한다. 환언하면, 관련 구간은 실질적으로 양자화되지 않으며, 시간 구간은 인코딩될 입력 신호의 값에 따라 연속적으로 변할 수 있다.

이와 같이, 예를 들어, 현재의 입력 신호 값이 제1 신호 천이와 제2 신호 천이에 의해 정의되는 펄스의 지속시간에 의해 인코딩되는 시간 인코딩된 신호를 생각해보자. 펄스 폭은, 예컨대, 0인, 최소 지속시간과, 예컨대, 고정된 샘플 주기와 동일한, 최대 지속시간 사이에서 가변적일 수 있다. 본 발명의 실시예들에서, 펄스 지속시간은 연속적으로 변할 수 있다 - 즉, 이 최소 지속시간과 최대 지속시간 사이의 실질적으로 임의의 값을 취할 수 있다 -. 따라서, 시간에서의 인코딩은 사실상 아날로그이다.

일부 실시예들에서, 관련 신호 천이들 중 하나는 클록 신호에 동기화될 수 있고, 즉, 클록 에지에 동기화될 수 있다. 예를 들어, 각각의 펄스의 시작을 정의하는 제1 신호 천이는 클록 신호, 예컨대, 적당한 PWM 사이클 또는 샘플 주파수의 클록 신호와 동기화될 수 있다. 따라서, 이 신호 천이는 이 클록 신호에 의해 정의된 시각에서 발생하도록 제약될 수 있다. 그렇지만, 제2 신호 천이는 인코딩될 입력 신호의 값에 의존하여 시간에 따라 연속적으로 변할 수 있고, 따라서 제2 신호 천이는 인코딩될 값에 의존하여 사이클 주기 동안 실질적으로 언제든지 발생할 수 있다.

일부 실시예들에서, 신호 천이들 중 적어도 하나는 시간상으로 제약되지 않을 수 있다. 환언하면, 신호 천이의 타이밍은 임의의 클록 신호에 의해 정의되지 않거나, 임의의 클록 신호와 동기화되도록 제약되지 않으며, 적어도 관련 주기 내에서, 언제든지 발생할 수 있다. 이와 같이, 인코딩 구간의 시간 분해능은 제약되지 않으며, 적어도 클록 신호에 의해 제약되지 않는다. 예를 들어, 상기 예에서, 제2 신호 천이는 시간상으로 제약받지 않으며, 즉 클록 신호에 의해 정의된 시각에서 발생하도록 제약되지 않을 수 있다. 이러한 방식으로, 제1 및 제2 신호 천이들에 의해 정의된 펄스 폭은 (가능한 값들의 세트 중 하나로 제약된다는 의미에서) 전혀 양자화되지 않고, (정의된 입력 범위 내의) 입력 신호의 임의의 값이 적당한 폭 펄스에 의해 인코딩될 수 있다. 대안적으로 펄스의 끝은 클록 에지에 동기화되도록 제약될 수 있지만 펄스의 시작은 제약을 받지 않고 언제라도 자유롭게 발생할 수 있다는 것을 물론 알 것이다. 일부 실시예들에서, 관련 신호 천이들 둘 다가 제약되지 않을 수 있다.

일부 실시예들에서, 이하에서 기술될 것인 바와 같이, 구간들의 타이밍에 대한 어떤 제약이 있을 수 있지만 시간 구간이 사실상 연속적으로 변하도록 충분히 높은 시간 분해능으로 있을 수 있다. 예를 들어, 펄스의 시작이 제1 주파수, 예를 들어 f _PWM 의 사이클 클록 신호에 의해 정의되는 사이클 주기의 시작에서 일어나도록 제약될 수 있다. 펄스의 끝이 또한 제1 주파수보다 상당히 더 큰, 말하자면, 1000배 이상 정도의, 예컨대, 적어도 5000배 더 빠른 주파수를 갖는 고속 클록 신호의 클록 에지에 동기화되도록 제약될 수 있다. 이것은 관련 시간 구간이 인코딩될 수 있는 적어도 1000개의 상이한 펄스 지속시간들 그리고, 일부 실시예들에서, 적어도 5000개의 상이한 펄스 지속시간들이 있도록 시간 분해능을 갖는다는 것을 의미한다. 시간 인코딩된 신호를 위해, 적어도 1000개 정도의 상이한 가능한 인코딩 값들의 시간 분해능을 갖는 펄스 구간이 연속적으로 가변적이며 실질적으로 양자화되지 않도록 취해져야 한다. 엄밀히 말하면, 이것은 가능한 구간 값들의 어떤 양자화가 있지만, 양자화 잡음이 그다지 없도록 되어 있는 분해능으로 있다는 것을 의미한다.

도 3a 내지 도 3d는 PWM 시간 인코딩된 신호들의 다양한 비제한적인 예들의 파형들을 나타낸다.

도 3a는 고정된 PWM 샘플 레이트 또는 고정된 PWM 클록 주파수(f _PWM ) 또는, 등가적으로, 고정된 듀티 사이클 주기(P)를 갖는 PWM 신호인 시간 인코딩된 신호(DT)의 일 예(DT1)를 나타낸다. 신호(DT1)는 공칭 전압들(A1 및 A2)의 2개의 상태들을 포함한다. 이 예에서, 인가된 클록 파형(CK)에 의해 정의된 각각의 듀티 사이클 주기의 시작에서 로우 상태로부터 하이 상태로의 신호 천이(301)가 있고, DT1은 듀티 사이클 주기 내의 특정 시각에서 하이로부터 로우로의 천이(302)가 있을 때까지 하이로 유지된다. 입력 신호의 값은 제1 천이(301)와 제2 천이(302) 사이의 지속시간에 의해, 즉 하이 신호 레벨의 펄스의 폭(W1)에 의해 또는 대안적으로 천이(301)와 다음 듀티 사이클 주기를 시작하는 천이(301a) 사이의 지속시간, 즉 폭(W2)(P-W1과 동일)에 의해 인코딩된다. 다음 클록 사이클에서, 입력 신호의 값은 상이할 수 있고, 예시된 바와 같이 상이한 값의 펄스 폭(W1a)(또는 W2a)에 의해 인코딩될 것이지만, W1a와 W2a의 총 지속시간은 여전히 CK 클록 주기(P)이다. 각각의 듀티 사이클 주기의 천이(301)의 타이밍이 어떤 적당한 클록 신호(CK)에 동기화될 수 있지만, 천이(302)의 타이밍은 임의의 클록의 에지에 동기화되도록 제약되지 않으며, 듀티 사이클 주기의 실질적으로 전체 범위 내의 어디든지로 변할 수 있다는 것에 유의한다. 물론, 천이(301)가 그 대신에 하이-로우 천이(high-to-low transition)일 수 있고 천이(302)가 로우-하이 천이(low-to-high transition)일 수 있다는 것을 잘 알 것이다.

도 3a는 가변적인 값, 예컨대, 폭(W)의 하이 신호 레벨의 펄스를 인코딩하는 다운스트림 회로부로 전송되는 신호(DT1)의 펄스가 W의 기간에 걸쳐 실질적으로 일정한 전압일 수 있는 것을 나타낸다. 도 3a는 또한 시간 인코딩 변조기(201)가 고정 주파수 PWM 스파이크 인코더일 때 신호(DT)의 일 예(DT2)를 나타낸다. 이 예에서, PWM 신호는 낮은 듀티 사이클을 갖는 펄스들 또는 스파이크들을 포함한다. 이 예에서, 스파이크들은 하이 신호 상태의 짧은 펄스들이지만, 다시 말하지만, 스파이크가 로우 신호 상태의 짧은 펄스를 포함할 수 있다는 것을 잘 알 것이다. 이 예에서, 다시 말하지만, 클록(CK)에 의해 정의되는 고정된 듀티 사이클 주기(P)가 있다. 입력 신호의 값은 듀티 사이클 주기 내에서의 스파이크의 발생의 타이밍, 예컨대 클록(CK)의 에지(304)에 의해 정의되는 바와 같은 듀티 사이클 주기의 시작과 스파이크의 발생 사이의 지속시간(W3)에 의해 인코딩될 수 있다. 스파이크의 타이밍은 스파이크의 상승 에지, 즉 하이에서 로우로의 천이(303)를 검출함으로써 결정될 수 있다. 사실상, 이것은 DT1과 관련하여 앞서 기술된 바와 동일한 방식으로 듀티 사이클 주기의 시작에서 시작된 가상 펄스의 에지를 검출하는 것을 나타낸다.

스파이크의 리딩 에지(leading edge)만이 유용한 정보를 포함하기 때문에 스파이크의 지속시간(tsp)은 중요하지 않다. 그렇지만, 최대 인코딩된 시간이 클록 주기(P)에서 스파이크의 지속시간을 뺀 것에 대응하기 때문에, tsp는 인코딩된 시간의 범위를 최대화하기 위해 실시가능한 한 짧은 것이 유리할 수 있다. 대안적으로, 스파이크의 타이밍은 tsp가 잘 제어되는 경우 스파이크의 하강 에지의 위치를 검출함으로써 검출될 수 있거나, 어느 경우든지 사용된 클록 에지 또는 스파이크의 극성이 반전될 수 있다.

신호(DT2)를 디코딩하는 것이 관련 클록 에지(304)의 타이밍을 아는 것을 필요로 할 것임을 잘 알 것이다. 이것은 시간 인코딩된 신호가 하나 초과의 전선을 통해 전달되는 일 예이다. 시간 인코딩된 신호는 실제로는 클록(CK)을 전달하는 클록 라인과 PWM 신호 스파이크들을 전달하는 신호 라인 둘 다에서 에지들에 의해 물리적으로 표현된다.

도 3b는 시간 인코딩된 신호가 듀티 사이클 주기는 일정하지만 상승 에지(301)와 하강 에지(302) 둘 다의 타이밍은 인코딩될 입력 신호에 따라 변하는 PWM 신호(DT3)로서 실현되는 일 실시예, 즉 단일 에지 변조(single edge modulation)보다는 이중 에지 변조(double edge modulation)를 나타낸다. 각각의 펄스의 에지들은 인가된 클록(CK)의 에지(305)에 대해 대칭일 수 있거나 그렇지 않을 수 있다. 입력 신호는 하이 레벨 상태의 폭(W1) 또는 로우 레벨 상태의 폭(W2)에 의해 인코딩되는 것으로 간주될 수 있다.

그렇지만, 일부 실시예들에서, 듀티 사이클 주기는 일정하지 않다. 예를 들어, COT(constant-on-time) PWM 변조에서, 도 3c에 예시된 바와 같이, 파형(DT4)은 (이 예에서, 상승 에지(306)와 하강 에지(307)에 의해 정의되는) 고정된 폭(WF)의 하이 레벨 또는 "온" 펄스들을 포함하고, 신호의 값은 "온" 펄스들 사이의 지속시간, 즉 "오프" 펄스의 폭(W2)에 의해 인코딩될 수 있다. 이는 또한 DT4의 연속적인 하강 에지들(예컨대, 307, 307a) 사이의 지속시간(W3)에 의해 인코딩되는 것으로 간주될 수 있다. 각각의 사이클(W3)의 폭 또는 지속시간은 고정된 지속시간(WF)과 가변 폭(W2)의 합이고, 따라서 W2가 변함에 따라 변할 것이다.

도 3c는 또한 DT4의 각각의 하강 에지가 짧은 펄스 또는 스파이크의 리딩 에지(308, 308a)에 의해 표시되는 신호(DT)의 일 예(DT5)를 나타낸다. 이 포맷의 신호는 이 스파이크들의 주파수가 신호에 따라 변할 것임을 보다 명백하게 해준다. 본 기술분야의 통상의 기술자라면 도 3c에 예시된 것과 같은 신호가 어떤 점에서 펄스 주파수 변조(pulse-frequency-modulated)(PFM) 신호로서 간주될 수 있다는 것을 잘 알 것이다.

일부 실시예들에서, 펄스들의 폭 및 펄스들 사이의 시간 둘 다가 독립적으로 가변적일 수 있으며, 즉, "온" 펄스와 "오프" 펄스의 폭 둘 다가 가변적이고 둘 다가 인코딩에 관여된다. 예를 들어, PWM 변조기는 자기 발진 PWM 변조기(히스테리시스 PWM 변조기(hysteretic PWM modulator) 또는 비동기 델타-시그마 변조기(asynchronous delta-sigma modulator)라고도 알려져 있음)일 수 있다. 도 3d는 변환기(201)의 PWM 변조기가 자기 발진 변조기일 때 신호(DT)의 일 예(DT6)를 나타낸다. 이 예에서, W1은 하이 레벨의 펄스의 폭, 즉 천이(309)와 천이(310) 사이의 지속시간이고, W2는 후속 로우 레벨 펄스의 폭(W2), 즉 천이(310)와 천이(309a) 사이의 지속시간이다. 인코딩된 변수의 현재 값은 여전히 W1과 W2의 듀티 사이클, 예컨대, (W1-W2)/(W1+W2)에 의해 표현된다. 그렇지만, W1과 W2 둘 다(그리고 또한 W1+W2)는 전형적으로 입력 신호에 따라 비선형적으로 변하고, 따라서 신호의 저 왜곡 버전을 전달하기 위해 그 자체가 사용될 수 없다. 그렇지만, 입력 신호의 값은 (가변) 주기마다 듀티 사이클에 의해 정확하게 코딩된다.

이 예에서, 변환기 또는 PWM 변조기는 에지들을 어디에 배치할 것인지에 대해 보다 많은 자유도를 가지며, 따라서 이것은 보다 나은 왜곡 성능을 가져온다. 그렇지만, 출력이 일정한 샘플 주파수를 갖지 않기 때문에, 그로부터 일정 샘플 레이트의 신호를 복구하는 데 문제가 있다.

이 예들 모두에서, 하나의 에지가 인가된 클록 에지에 대해 고정될 수 있지만, 관련 인코딩 펄스 폭(W)(W1, W2 등)의 가능한 값들은 시간상으로 연속적이거나 아날로그이다. 예를 들어, 도 3a에서, W1은 0과 P 사이의 실질적으로 전 범위 내의 임의의 값일 수 있다. 따라서, 기술된 경우들 모두에서, 신호(DT)는 입력 신호의 값을 인코딩하는 것과 관련하여 시간 양자화되지 않는다. 인코딩된 값들의 시간 양자화가 없기 때문에, 아날로그-디지털 변환의 이 스테이지에 의해 생성된 임의의 잡음은 순전히 관여된 아날로그 회로부의 열 잡음 등으로 인한 것이다.

아날로그 신호로부터 시간 인코딩된 신호로의 변환이 시간에서의 어떤 샘플링이 있고, 예를 들어, 듀티 사이클 주기에서 단지 하나의 신호 값이 인코딩될 수 있지만, 인코딩되는 값이 양자화되지 않음을 의미한다는 것을 잘 알 것이다.

앞서 언급된 바와 같이, 관련 인코딩 지속시간을 정의하는 양 에지가, 예를 들어, 어떤 보다 높은 주파수의 클록에 동기화된, 시간상으로 양자화될 수 있는 이 시간 인코딩된 신호들의 변형들이 있다. 바람직하게는, 이러한 경우에, 이 시간 양자화는 듀티 사이클 주파수 또는 PWM 클록 레이트(f _PWM )보다 훨씬 높은 주파수, 예컨대, 적어도 1000배 이상 더 클 수 있는 어떤 클록에 관련한 것이고, 따라서 요구되는 잡음 성능 및 회로부 열 잡음과 같은 다른 잡음 소스들을 고려하면 시스템의 샘플링 주파수와 관련하여 양자화 잡음은 중요하지 않다. 예를 들어, PWM 펄스 에지들은 384 kHz PWM 샘플 레이트와 관련하여 3GHz 동기 클록으로 양자화될 수 있다. 이 예에서, 따라서 동기 클록은 샘플 레이트 클록보다 약 7,800배 더 빠르게 작동하고 있으며, 이는 PWM 펄스들이 약 7,800개의 상이한 값들 중 임의의 것을 취할 수 있고 이에 따라 시간 구간이 인코딩될 입력 값에 따라 시간상으로 사실상 연속적으로 가변적이라는 것을 의미한다.

각각의 사이클에서의 관련 펄스들의 폭들로부터 계산되는 듀티 사이클이 아날로그 신호의 현재 값을 정확하게 나타낸다는 것에 또한 유의한다. 이것은 다른 코딩 기법들, 예를 들어, 아날로그 신호가 조악한 분해능(coarse-resolution)(어쩌면 2-레벨)의 동일한 폭 펄스들의 고속 시퀀스로서 표현되는 종래의 델타-시그마 변조 - 이로부터는 실제의 아날로그 신호가 고주파 양자화 잡음을 제거하기 위해 많은 델타-시그마 클록 사이클들에 걸쳐 이 펄스들의 밀도를 평균하는 것에 의해서만 재구성될 수 있음 - 와 대조된다. 이와 달리, 시간 인코딩된 신호는 즉각적인 사용을 위해 추가된 지연시간이 거의 없이 원래의 아날로그 입력 신호(AIN)의 정확한 표현을 제공하도록 즉각 디코딩될 수 있다.

도 4a는 도 2의 ADC 회로(200)의 보다 상세한 실시예를 나타낸다. 제1 변환기 또는 시간 인코딩 블록(201)은 아날로그 입력 신호(AIN) 및 제1 변환 이득 설정(GIN)에 기초하여 시간 인코딩된 신호(DT)를 발생시키는 적어도 시간 인코딩 변조기(401)를 포함한다. 변조기(401)는 펄스 폭 변조기(PWM)일 수 있다. 변조기의 가능한 구조들의 예들은 도 5 및 도 6을 참조하여 나중에 기술된다.

본 발명의 일부 실시예들에서, 제1 변환기(201)는 또한 변조기(401)에의 입력으로서 사용되는 이득 제어된 아날로그 신호(AM)를 생성하기 위한 (이 도면에 도시된 바와 같은) 아날로그 가변 이득 요소(402)를 포함할 수 있다. 일부 다른 실시예들(이 도면에 예시되지 않음)에서, 변조기(401) 자체의 이득이 GIN에 응답하여 가변적일 수 있다.

인코딩된 디지털 신호, 예컨대, PWM 신호(DT)는 시간 인코딩된 신호(DT)를 디지털 출력 신호(DOUT)로 변환하는 제2 변환기(시간 디코딩 블록)(202)에 입력된다.

제2 변환기 또는 시간 디코딩 블록(202)은 시간 인코딩된 신호(DT) 및 제2 변환 이득 설정(GO)에 기초하여 디지털 출력 신호(DOUT)를 발생시키고, 제1 시간 디코딩 변조기(403)를 포함한다. 본원에서 사용되는 바와 같이, 제1 시간 디코딩 변조기(403)는 시간 인코딩된 신호(DT)를 수신하고 디코딩된 디지털 신호(DO)를 출력하는 변조기이다. 제1 시간 디코딩 변조기(403)는 제1 PWM-디지털 변환기일 수 있다. 디코딩된 디지털 신호(DO)는 어떤 선택된 편리한 디지털 포맷으로 되어 있을 수 있다. 이해할 수 있는 바와 같이, 디코딩된 디지털 신호(DO)는 신호 레벨에서 양자화되고, 신호 레벨에서의 천이들은 특정의 디지털 포맷에 따라 시간상으로 양자화될 수 있다. 시간 디코딩 변조기(403)의 구조의 일 예는 도 7a를 참조하여 나중에 기술된다.

본 발명의 일부 실시예들에서, 제2 변환기 또는 시간 디코딩 블록(202)은, 도 4a에 예시된 바와 같이, 어떤 편리한 디지털 포맷으로 디지털 출력 신호(DOUT)를 생성하기 위해 변조기 출력 신호, 즉 시간 디코딩된 신호(DO)에 적용되는 이득을 변경하는 디지털 이득 요소(404)를 포함한다. 대안적으로 또는 그에 부가하여, 변조기(403)의 이득은 GO에 응답하여 가변적일 수 있고, 이 경우에 신호(DO)가 DOUT으로서 직접 사용가능할 수 있다.

이득 할당 블록(204)은, 예컨대, 아날로그 가변 이득 요소(402) 및 디지털 가변 이득 요소(404)에 의해, 각각, 적용되는 이득을 할당하기 위해 제1 변환기 또는 시간 인코딩 블록(201) 및 제2 변환기 또는 시간 디코딩 블록(202)에, 각각, 제공되는 제1 및 제2 변환 이득 설정들(GIN, GO)을 제어한다. 본 발명의 실시예들에서, 이득 할당 제어는 중간의 시간 인코딩된 신호(DT)에 기초하고 따라서 이득 할당 블록(204)은 제1 변환기(201)에 의해 생성된 시간 인코딩된 신호(DT)를 수신한다.

이득 할당 블록(204)은, 시간 인코딩된 신호(DT)로부터 결정되는 바와 같은, 아날로그 입력 신호(AIN)가 보다 작을 때 보다 큰 이득(GIN)이 있고, 아날로그 입력 신호(AIN)의 진폭이 보다 클 때 보다 작은 이득(GIN)이 있도록, 제1 변환기 또는 시간 인코딩 블록 (201)의 이득을 제어한다. 이것은 출력 신호(DOUT)의 어떤 클리핑(clipping)도 야기하지 않고 ADC(200)의 동적 범위를 최대화한다. 앞서 언급된 바와 같이, 이득 할당 블록(204)은, 이 예에서 제2 또는 보조 시간 디코딩 변조기(203)(예컨대, 제2 PWM-디지털 변조기)일 수 있는, 제3 변환기(203)를 포함할 수 있다. 보조 변조기(203)는 GIN과 동일한 스케일링 인자를 갖는 아날로그 입력 신호(AIN)를 대표하는(예컨대, AM이 실제의 신호로서 존재하는 실시예들에서 AM을 대표하는) 디지털 신호(ST)를 생성하기 위한 것이다. 대표적인 디지털 신호(ST)는 제1 및 제2 변환 이득 설정들(GIN 및 GO)을 결정하는 이득 제어기(405)에 입력된다. 이 실시예에서, 적용된 디지털 이득(GO)이 적용된 아날로그 이득(GIN)을 정확하게 보상하도록, 제1 및 제2 이득 설정들(GIN 및 GO)의 값들은 GO = 1/ GIN이도록 제어될 수 있다. 그렇지만, 다른 구성들도 가능하고, 예를 들어, 이득 할당 제어기는 또한 AIN과 DOUT 사이의 이득을 변경하기 위해 추가적인 일정하거나 독립적으로 제어되는 이득 인자를 적용할 수 있다. 이 이득 인자는 사용자 입력, 예를 들어, 수동 이득 제어에 응답하여 설정되거나 변할 수 있다. 이러한 부가의 이득 인자는 또한 어떤 자동 이득 제어 기능을 적용하기 위해 아날로그-디지털 변환기에서의 어떤 지점 또는 호스트 디바이스 또는 시스템의 어딘가 다른 곳에서의 신호 레벨의 표시에 의존할 수 있다.

본 기술분야의 통상의 기술자라면 제1 변환기(201)의 변환 이득, 즉 입력 신호와 중간의 시간 인코딩된 신호 사이의 변환 이득이 엄격하게는, 예를 들어, ns/V의 단위로 되어 있는, AIN에 대한 DT의 비율이라는 것을 잘 알 것이다. 따라서, 도 4a의 실시예에서, 제1 변환기의 변환 이득은 아날로그 이득 요소(402)에 의해 적용되는 이득 및 변조기(401)(그리고 신호 경로의 이 부분에 있는 임의의 다른 신호 처리 컴포넌트들)의 이득에 의존할 것이다. 마찬가지로, 제2 변환기(202)의 변환 이득은 엄격하게는, 예를 들어, LSB/ns의 단위로 되어 있는, DT에 대한 DOUT의 비율이고, 따라서 변환기(202) 내의 모든 컴포넌트들에 의존한다. 명확함을 위해, 이상의 설명에서, 예를 들어, 도 4a에 예시된 것과 같은 실시예들과 관련하여, 관련 가변 이득 요소 이외의, 변환기의 임의의 요소들의 총 이득(collective gain)이 사실상 1로 정의되거나 1로 정규화되는 것으로 가정되었다. 따라서, 제1 변환 이득 설정이 사실상 제1 변환기의 변환 이득을 정의하는 것으로 가정되었고, 따라서 동일한 라벨(GIN)이 이득 설정과 그 결과 얻어진 변환 이득을 서로 바꾸어 지칭하는 데 사용되었다. 변환기의 다른 요소들의 이득이 1로서 정의되지 않거나 1로 설정되지 않는 경우, 관련 총 변환 이득이 따라서 관련 이득 설정에 정확하게 대응하지 않을 수 있지만 관련 이득 설정을 명확하게 제어하는 것이 관련 변환 이득을 여전히 제어할 것임을 잘 알 것이다. GIN 및 GO를 전달하는 실제의 변환 이득 설정들, 즉 이득 할당 블록(204)으로부터의 제어 신호들 자체가 스케일링 인자들을 가지거나 종래의 2진 코딩된 숫자 포맷들로 되어 있지 않을 수 있음을 또한 잘 알 것이다. 통상의 기술자라면 설명의 간단함을 위해 논의로부터 생략된 물리적 신호들의 다양한 고정된 스케일링 인자들 및 포맷들에 대해 임의의 필요한 감안을 즉각 행할 것이다.

따라서, 본 발명의 실시예들은 시간 인코딩된 신호가 아날로그 입력 신호(AIN)와 디지털 출력 신호(DOUT) 사이의 이득의 할당을 제어하는 데 사용되는 시간 인코딩에 기초하여 ADC에 동적 범위 확장(DRE) 기법들을 적용한다. 따라서, 아날로그 입력 신호(AIN)의 진폭의 표시가 아날로그 입력 신호(AIN)로부터 직접 결정되지 않고, 오히려 변환된 디지털 표현, 즉 입력 신호의 디지털 변환된 버전(DT)으로부터 결정될 수 있다. 관여된 대부분이 디지털인 신호 처리는 그렇지 않았으면 필요할지도 모르는 아날로그 입력 신호 자체에 결합된 아날로그 레벨 또는 엔벨로프 유형 검출기보다 소형상 집적 회로 상에서의 구현에 더 적합하다.

디지털 출력 신호(DOUT)는, 물론, 아날로그 입력 신호의 디지털화된 버전 - 이로부터 입력 신호의 진폭의 표시 그리고 따라서 이득 할당 제어가 도출될 수 있음 - 이다. 그렇지만, 많은 응용분야들에서, 디지털 출력 신호(DOUT)를 생성하기 위해 적용되는 처리는 신호 처리 지연을 수반할 수 있다. 예를 들어, 요구되는 디지털 출력 신호(DOUT)가 기본 오디오 샘플링 주파수(fs)의 다중 비트 펄스 코드 변조(PCM) 워드이거나 그의 비교적 작은 배수, 예컨대, 8.fs인 것을 생각해보자. 제2 변환기(202)는, 이러한 경우에, 샘플링 주파수를 요구된 것으로까지 감소시키기 위해 데시메이터(decimator)를 포함할 수 있고, 이것은 전형적으로 저역 통과 필터 양자화 잡음에 대한 필터링을 수반할 것이다. 이러한 경우에, 제2 변환기(202)는 본질적인 신호 처리 지연은 물론, 어쩌면 어떤 계산 지연을 가질 수 있다. 대안적으로 어떤 경우에, 예컨대, 디지털 마이크로폰 응용분야에서의 사용에서, 단일 비트 출력이 요구될 수 있다. 디지털 신호(DOUT)는 그러면 단지 2-레벨 신호이고, 이득 제어가 또다시 적용되어 신호 처리 지연을 야기할 수 있도록 워드 길이를 증가시키기 위해 얼마간의 데시메이션 또는 저역 통과 필터링을 필요로 한다. 이 신호 처리 지연은 허용가능하고 적절한 품질, 예컨대, 신호 대 잡음(signal-to-noise)을 갖는 디지털 출력 신호(DOUT)를 생성하기 위해 실제로 필요할 수 있다. 그렇지만, 동적 범위 확장을 위해, 이득 할당 블록(204)이 신호 클리핑을 피하기 위해 입력 신호(AIN) 진폭의 임의의 증가에 신속하게 응답할 필요가 있다. 앞서 언급된 처리 지연들은 시간 인코딩 블록 (202)에 의해 생성된 디지털 신호들, 예컨대, 전체 출력(DOUT) 또는 심지어 변조기(403)로부터의 출력(DO)이 이득 할당 제어를 위해 사용하기에 적당하지 않다는 것을 의미할 수 있다.

따라서, 본 발명의 실시예들에서, 출력 경로에 있는 변조기(403), 예컨대, 제1 PWM-디지털 변조기는 주 디지털 출력(DOUT)의 요구된 성능 및 포맷에 적절하게 설계될 수 있는 반면, 보조 변조기(203)(예컨대, 제2 PWM-디지털 변조기)는 이득 할당 제어를 위해 사용될 수 있는 입력 신호(AIN)의 진폭을 나타내는 신호를 생성하는 데 적절하게 설계된다. 예를 들어, 보조 변조기(203)는 제1 변조기(403)보다 더 낮은 지연시간(즉, 시간 인코딩된 신호를 디지털 신호로 변환하는 데 관여된 전체 지연)을 갖는 디지털 신호를 생성할 수 있다. 그에 부가하여 또는 대안적으로, 보조 변조기(203)는 변조기(403)로부터 출력된 신호(DO)보다 더 낮은 분해능의 신호(ST)를 생성할 수 있다. 보조 변조기들(203)의 예들은 도 8 및 도 9를 참조하여 나중에 기술될 것이다.

도 4b는 본 발명의 일 실시예에 따른 동적 범위 확장을 갖는 아날로그-디지털 변환 회로(400)를 나타내고, 이득 할당 블록 (204)의 일 실시예를 보다 상세하게 나타낸다. 도 2 및 도 4a를 참조하여 기술된 것들과 유사한 이 도면에서의 컴포넌트들에는 동일한 참조 번호들이 부여되어 있다.

이 실시예에서, 이득 할당 블록(204)의 제어기(405)는 보조 변조기(203)의 출력 신호(ST)를 제2 변환 이득 설정(GO)과 곱하는 가변 이득 요소(406)를 포함한다. GO가 제1 변환기의 제1 변환 이득(GIN)의 역이기 때문에(신호 스케일링 인자들을 무시함), 이것은 입력 신호(AIN)를 나타내는 신호(AINX)를 생성하기 위해 변환 이득(GIN)을 보상한다. 부정합된 이득 보상으로 인한 아티팩트들을 피하기 위해 신호(ST)에 적용되는 제2 변환 이득 설정(GO)의 변화들을 GIN에서의 대응하는 변화에 의해 영향을 받는 신호의 도달 시간에 동기화시키기 위해 제1 변환기(201) 및 보조 변조기(203)를 통해 임의의 처리 지연을 정합시키기 위해 제2 변환 이득(GO)을 제공하는 제어기(405)의 출력과 이득 요소(406) 사이에 얼마간의 지연(예시되지 않음)이 있을 수 있음에 유의한다.

신호(AINX)는 엔벨로프 신호(AINE)를 생성하기 위해 엔벨로프 검출기(407)에 입력된다. 엔벨로프 검출기는 엔벨로프 검출 이전에 (예컨대, 부호 비트를 단순히 드롭시키는 것에 의해) 신호의 크기를 결정하는 절댓값 모듈(도시되지 않음)을 포함할 수 있다. 엔벨로프 검출기(407)는, 입력 신호(AIN)에 적용되는 이득(GIN)을 감소시키고 얻어진 입력 신호(AM)가 PWM 변조기(401)를 포화시키는 것을 방지하기 위해 이득 할당 블록(204)이 입력 신호(AIN) 진폭의 임의의 증가에 신속하게 응답할 수 있도록, 어택 계수(attack coefficient)가 비교적 빠르도록 구성될 수 있다.

엔벨로프 검출기(407)는 또한, 가능한 가청 아티팩트들을 피하기 위해 관심 신호와 유사한 주파수들에서의 이득의 급격한 변동들을 피하는 것이 요망될 수 있기 때문에, 비교적 보다 느린 감쇠 계수를 갖도록 구성될 수 있다. 엔벨로프 검출기(407)는, 일부 실시예들에서, 유사한 이유로, 검출된 진폭 레벨의 임의의 감소와 엔벨로프 값을 감소시키는 것 사이에서 지연을 적용할 수 있다. 엔벨로프 검출기는 또한 고속 신호 에지들을 과장하기 위해, GIN의 조정이 이러한 에지들을 예견하고 루프에서의 임의의 처리 지연에도 불구하고 고속 슬루잉 입력 신호(fast-slewing input signal)가 이득 요소(402)에 도달하기 전에 적용되는 이득(GIN)을 감소시킬 수 있도록, 어떤 주파수 의존적 프리엠퍼시스 기능(frequency-dependent pre-emphasis function) 또는 위상 전진(phase advance)을 포함할 수 있다.

엔벨로프 신호(AINE)는 입력 신호(AIN)의 엔벨로프의 표현이다. 이 실시예에서, 엔벨로프 신호(AINE)의 값은 곱셈기(408)에 의해 값(Dmax)의 역에 의해 스케일링되며, 여기서 Dmax는 ADC(500)의 최대 출력 진폭을 나타낸다. 그 결과는 제2 변환 이득 설정(GO)이다. 이어서, 제1 이득 설정(GIN)이 역수 블록(409)에 의해 제2 이득 설정(GO)의 역수로서 도출될 수 있다. 이것은 제1 변환기(201)의 동적 범위를 최대화하는 제1 이득 설정(GIN)을 제공한다. 그렇지만, 이하에서 기술될 것인 바와 같이, 일부 실시예들에서, 예를 들어, 도 6을 참조하여 기술된 PWM 변조기(401)가 제1 변환기(201)에서 구현될 때, 이득 신호(GIN)는 명시적으로 계산되지 않을 수 있고 이득 설정(GO)은 제1 변환기(201) 및 제2 변환기(202) 둘 다에 입력될 수 있다.

일부 실시예들에서, GO를 AINE/Dmax로서 먼저 계산하고 이어서 GIN을 1/GO로서 도출하기보다는, GIN이 먼저 Dmax/AINE로서 계산되고 이어서 GO가 1/GIN으로서 도출될 수 있다. 예를 들어, 아날로그 이득의 범위를 구현하기 위해 과도한 아날로그 하드웨어 요구사항들을 피하기 위해, GIN(또는 먼저 계산되는 경우 GO)의 값이 최댓값 및/또는 최솟값으로 제한될 수 있다.

도 5는 제1 변환기(201), 즉 시간 인코딩 블록에 적당한 회로(500)의 일 예를 나타낸다. 이 예에서, 제1 변환기(201)는 가변 이득을 갖는 PWM 변조기(401)를 포함한다.

아날로그 입력 신호(AIN)는, 임피던스가 이득 신호(GIN)의 값에 따라 변화될 수 있는 가변 임피던스 요소(501)를 통해, 기준 전압(이 경우에 접지)에 연결된 비반전 입력 "+"를 갖는 연산 증폭기(502)의 반전 입력 "-"에 입력된다. 연산 증폭기(502)가 적분기로서 역할하도록 커패시턴스를 갖는 네거티브 피드백 루프가 제1 연산 증폭기(502)의 출력과 반전 입력 사이에 제공된다.

제1 연산 증폭기(502)의 출력은 기준 신호(Vref)를 수신하기 위해 연결된 제2 입력을 갖는 비교기(503)에 입력되고, 이 기준 신호는 주기적인 시변 기준 신호, 예를 들어, 삼각파 또는 톱니파 신호일 수 있다. 비교기(503)는 2개의 비교기 입력 신호들을 비교하고, 본 기술분야의 통상의 기술자에 의해 이해될 것인 바와 같이, 펄스 변조된 출력 신호(DT)를 출력한다. 주기적인 시변 기준 신호(Vref)는 아날로그 입력 신호(AIN)의 최대 주파수, 예를 들어, Vramp의 주파수에 비해 비교적 높은 주파수를 가져야 한다 - 즉, 입력 아날로그 신호(AIN)가 신호(Vramp)의 주기 동안 그다지 변하지 않도록 PWM 샘플 주파수(f _PWM )는 약 3MHz 정도일 수 있다 -.

제1 연산 증폭기(502)가 적분 오차 증폭기(integrating error amplifier)로서 동작하도록 출력 신호(DT)와 제1 비교기 증폭기(503)의 입력 사이에도 피드백 경로가 제공된다. 기준 전압들(VRP 및 VRM)은 제1 연산 증폭기(502)에 피드백될 적절한 신호 레벨의 깨끗한 신호를 제공하기 위해 사용될 수 있고, 제2 가변 임피던스 요소(504)는 신호(GIN)에 응답하여 피드백 신호의 이득을 조정하도록 구현될 수 있다. 이 가변 임피던스 요소는 가변 임피던스 요소(501)에 부가하여 또는 그 대신에 사용될 수 있다. 예컨대, 퍼센트 듀티 사이클/볼트로 되어 있는 변환기의 변환 이득은 따라서 가변 임피던스들(501 및 504)의 비 및 VRP와 VRM 사이의 전압 차의 값의 함수이다. 이 변환 이득은 대안적으로 파형(Vref)의 주기와 곱함으로써, 예컨대, 나노초/볼트로 표현될 수 있다.

바람직하게는, 피드백 개방 루프 이득 대역폭이 높음으로써 오디오 주파수들에서의 개루프 이득이 높고 따라서 출력 펄스 열이 입력 신호를 정확하게 표현한다. 안정성을 유지하기 위해, 출력 펄스 주파수는 이 루프 대역폭의 π배보다 더 커야 한다. 그렇지만, 더 높은 주파수들에서 동작하는 것은 일반적으로 연산 증폭기(502) 및 비교기(503)에 대한 더 높은 속도 요구사항을 수반할 것이다. 또한 VRP와 VRM 사이에서 전환하는 데 얼마간의 전력이 요구된다. 그렇지만, 이 전환 전력은 저 임피던스 부하들을 구동하는 대형 구동기 트랜지스터들을 갖는 클래스 D 전력 증폭기들에 비해 작다. 따라서 전력 증폭기들에 대해 통상적인 384kHz 정도보다는, 3MHz 정도의 주파수(f _PWM )가 성능과 전력 사이의 좋은 절충안일 수 있다.

예시된 바와 같이, 비교기(503)가 고정된 사이클 주기를 갖는 램프 파형(Vref), 예컨대, 톱니 파형을 수신하는 표준의 비교기인 경우, 변조기(202)는 도 3a에서 DT1로서 예시된 것과 같은 PWM 신호를 출력하는 고정 주파수 PWM 변조기일 것이다. 이러한 비교기로부터의 출력은, 도 3a에 DT2로서 예시된 것과 같은 스파이크 인코딩된 고정 주파수 PWM 신호를 생성하기 위해, 단안정 멀티바이브레이터에 입력될 수 있을 것이다. Vref가 톱니 파형이 아니라 삼각 파형인 경우, 도 3b의 DT3과 유사한 출력이 생성될 것이다. 비교기(503)는 그 대신에 비교기(503)가 증폭기(502)로부터의 입력을 고정된 기준값(Vref)과 비교하고, 입력이 기준값을 초과할 때 도 3c에 예시된 DT4와 같은 PWM 신호를 생성하기 위해 고정된 폭의 펄스를 출력하는 비교기로서 구현될 수 있다. 비교기는 또한 도 3c에서의 DT5와 유사한 가변 주파수 스파이크 출력을 제공하기 위해 고정 폭 펄스의 리딩 또는 하강 에지에서 스파이크를 발생시킬 수 있다.

기준 전압들(VRP 및 VRM)은 일정할 수 있다. 그렇지만, 일부 실시예들에서, 이 기준 전압들은 GIN에 응답하여 적어도 어떤 이득 조정을 제공하도록 변조될 수 있다. 보다 큰 기준 전압은 이득을 감소시킬 것이고, 따라서 이 기준 전압들은 1/GIN에 따라, 즉 GO에 따라 변조되어야 하며, 따라서 GIN의 명시적인 계산이 이러한 구현에서는 필요하지 않을 수 있다.

임피던스 요소(504)를 통해 피드백되는 신호는 변환기 출력(DT)과 동기하여 VRP와 VRM 사이에서 전환할 것이다. VRP 및 VRM의 임의의 오차 또는 의도하지 않은 변동은 입력 신호(AIN)에서의 유사한 변동 또는 오차로서 입력에 대한 기준이 될 수 있는 출력(DT)에서의 오차를 생성할 것이다. 따라서 기준 전압들이 잘 제어되는 것이 중요하다. 그렇지만, 출력 신호(DT)에서의 모든 정보가 진폭보다는 그의 에지들, 즉 도 3과 관련하여 언급된 레벨들(A1 및 A2)의 타이밍으로 전달된다. 따라서 많은 실시예들에서, DT는 비교적 잡음이 많거나 잘 제어되지 않은 디지털 전원 레벨들 사이에서, 이러한 전원의 잡음 또는 변동이 논리 하이와 논리 로우 사이의 문턱값의 교차들의 타이밍을 오염시킬 정도로 크지 않다면, 전환할 수 있다.

비교기(503)는, 일부 실시예들에서, 주기적인 신호(Vref)를 수신하지 않을 수 있지만, 그 대신에 비교기에의 입력이 제1 한계치에 도달하고 입력이 전압(ΔV)만큼 상이한 제2 한계치에 도달할 때까지 - 이 시점에서 출력 상태가 또다시 변함 - 그 상태를 유지할 때 하나의 출력 상태, 예컨대, 출력 하이로 전환하는 히스테리시스 비교기일 수 있다. 이 유형의 자기 발진 변조기는 도 3d에 예시된 것과 같은 PWM 파형을 생성할 것이다. 501과 504의 저항 둘 다가 값 Rint이고 피드백 캐패시터가 값 Cint이며

및 다른 방향에서의

의 램프 레이트(ramp rate)로 선형적으로 램핑(ramp)할 것이다. 따라서 출력 펄스 폭(W1)은

에 비례할 것이고, 출력 펄스 폭(W2)은

에 비례할 것이다.

따라서,

즉, 임의의 연속적인 하이 및 로우 펄스들의 쌍 사이의 듀티 사이클은, 하나의 펄스 쌍으로부터 다음 펄스 쌍까지의 총 시간의 변동에도 불구하고, 입력 신호(AIN)에 비례한다.

일부 실시예들에서, PWM 샘플 레이트, 즉 PWM 반송파 주파수의 신호에서의 변동을 감소시키기 위해 그리고 따라서 반송파 주파수 및 그의 배수 근방의 성분들의 에일리어싱(aliasing)으로부터 생기는 가능한 문제들을 제어하기 위해, 히스테리시스(ΔV)가 변조기의 입력 또는 출력 신호에 따라 변조될 수 있다. 도 4a로 잠시 돌아가서, 이 히스테리시스 제어는 입력(AIN)보다는, 변환기(201) 자체의 입력 신호(AM)의 디지털 표현인, 변환기의 출력(DT)에 의존하도록 하기 위해, AINX보다는, 신호(ST)에 기초하여 수행될 수 있다.

도 6은 본 발명의 일 실시예에 따른 제1 변환기(201)로서 사용될 수 있는 PWM 변조기(401)의 다른 실시예를 나타낸다. 이 예에서, 아날로그 입력 신호(AIN)는 비교기(601)의 제1 입력에 입력된다. 예를 들어, 진폭(Hramp)의 톱니파 신호일 수 있는, 주기적인 시변 기준 신호(Vref)는 램프 신호 발생 블록(602)에 의해 발생되고 비교기(601)의 제2 입력에 입력된다. 비교기(601)의 출력은 램프가 입력 신호(AIN)와 동일하게 되는 각각의 듀티 사이클 주기에서의 지점에서 변하며, 그 결과, 본 기술분야의 통상의 기술자라면 이해할 수 있는 바와 같이, AIN에 선형적으로 의존하는 폭의 펄스들을 포함하는 출력 시간 인코딩된 PWM 신호(DT)가 얻어진다.

클록 신호(Framp)는 듀티 사이클 주기를 정의하기 위해 일정한 주파수(f _PWM )로 램프 신호 발생 블록(602)에 입력될 수 있다. 클록 신호 (Framp)의 주파수는, 예를 들어, 앞서 논의된 바와 같이 3MHz 정도일 수 있다.

램프 신호 발생 블록(602)의 제2 입력은 기준 파형의 전압 편위(Hramp)를 설정하기 위해 변환 이득 설정을 수신한다. 입력 신호(AIN)의 전체 범위(full-scale range)는 Hramp와 동일하고, 즉, 변환 이득은 Hramp에 반비례한다. 따라서, 수신된 변환 이득 설정 파라미터는 GIN일 수 있고, 이어서 Hramp는 GIN으로부터 역으로 도출될 수 있다. 대안적으로, 수신된 이득 설정은 GO일 수 있고, Hramp는, 이 GO가 1/GIN과 같기 때문에, GO에 비례하여 도출될 수 있다.

아날로그 입력 신호(AIN)와 비교되는 기준 신호(Vref)의 편위(Hramp)의 변경은 변조기의 변환 이득을 변경시킨다. 이와 같이, 일부 실시예들에서, GIN 또는 GO에 대한 응답한 Hramp의 이러한 조정은 가변 임피던스 요소들 또는 선행하는 가변 이득 증폭기 스테이지들과 같은 다른 아날로그 이득 요소들을 보완하거나 대체할 수 있다.

도 7a는 본 발명의 일 실시예에 따른 시간 디코딩 블록 또는 제2 변환기(204)로서 사용될 수 있는 회로의 일 예를 나타낸다. 도 7a에 예시된 변환기는 도 3a를 참조하여 예시된 것과 같은 고정 주파수 PWM 신호를 디코딩하는 데 사용될 수 있다. 시간 인코딩된 신호(DT)는, 이 실시예에서 전압 제어 발진기(VCO)인, 제어 발진기(701)를 포함하는 PWM-디지털 변조기(403)에 입력된다. 제어 발진기(701)는, 시간 인코딩된 신호(DT)가 하이일 때, 하나의 주파수(Fhi)를, 그리고 시간 인코딩된 신호(DT)가 로우일 때, 다른 보다 낮은 주파수(Flo)를 출력한다. DT가 하이일 때, 하나의 전압(Vhi)이 VCO(701)에 인가될 수 있고, DT가 로우일 때, 전압(Vlo)이 VCO(701)에 인가될 수 있다. 따라서, VCO(701)의 출력 신호(Fout)는 이 2개의 상이한 주파수들(Fhi 및 Flo) 사이에서 변하고, 카운터(702)에 입력된다. 예를 들어, Fhi는 300MHz일 수 있고 Flo는 100MHz일 수 있다.

일부 실시예들에서, 주파수들 중 하나는 0일 수 있다. 환언하면, VCO 발진은 DT의 하나의 극성의 펄스 폭들 동안 일시적으로 게이팅될 수 있다.

언급된 바와 같이, 제어 발진기는 편리하게도 전압 제어 발진기(VCO)를 포함할 수 있다. 적당한 전압 제어 발진기의 일 예가 도 7b에 예시되어 있다. 그렇지만, 제어 발진기는 주파수가 동작 범위에 걸쳐 전압에 따라 실질적으로 선형적으로 스케일링되는 선형 VCO일 필요는 없으며, 예를 들어, 단순히 DT의 상태에 기초하여 상이한 주파수들(Fhi 및 Flo)을 생성하는 임의의 제어 발진기일 수 있다는 것에 유의해야 한다. 예를 들어, 다른 실시예에서, 제어 발진기(701)는 도 7c에 예시된 바와 같이 시간 인코딩된 신호(DT)의 상태에 기초하여 하나의 전류(I1) 또는 전류(I1 + I2)를 피드받는 CMOS 링 발진기를 포함할 수 있다. 제어 발진기는, 예를 들어, 하나 이상의 스테이지들의 지연이 변화되는, 디지털 제어 발진기(digitally controlled oscillator)일 수 있다. 도 7d는 각각의 노드에 인가되는 구동 강도(drive strength)가 통상의 인버터와 병렬로 삼안정 인버터(tri-stable inverter)를 활성화시킴으로써 변화될 수 있는 링 발진기를 나타낸다. 각각의 노드 상의 부하 커패시턴스 및 기생 커패시턴스들은 병렬 인버터들의 활성화에 의해 크게 변하지 않지만 구동 강도가 증가되어, 발진 주파수의 증가를 가져온다. DT의 천이들에서 잔류 위상(residual phase)을 유지하는 것이 중요하며, 따라서 각각의 노드의 상태와 발진기의 각각의 지점의 유효 위상은 DT를 전환할 때 그다지 방해받지 않을 필요가 있지만, 이상의 것과 같은 회로들이 충분히 작은 변화를 갖게 설계될 수 있다. 설명의 편의상, 이하의 실시예들이 VCO를 참조하여 기술될 것이지만, 앞서 논의된 것과 같은 다른 변형들이 사용될 수 있다는 것을 잘 알 것임에 유의해야 한다.

다시 도 7a를 참조하면 디지털 카운터(702)는 인가된 기준 클록 신호(Fref)의 주파수에 의해 정의되는 특정 주기에서 VCO(701)의 출력 신호(Fout)의 진동들의 수를 카운트한다. 이 기준 클록 신호(Fref)는, 고정 주파수 PWM 신호에 대해, PWM 사이클의 주파수(f _PWM )와 동일하게 설정될 수 있고, 예를 들어, 3MHz 정도일 수 있다. 클록 신호(Fref)의 하나의 주기 동안 카운터(702)에 의해 생성된 카운트 값(CT)은 입력 시간 인코딩된 신호(DT)가 하이 상태에서 소비한 지속시간에 의존할 것이고, 따라서 입력 시간 인코딩된 신호(DT)가 로우 상태에서 소비한 지속시간에 비해, 더 높은 주파수 VCO 출력(Fhi)을 갖는다. 따라서, 카운트 값(CT)은 수신된 PWM 신호의 듀티 사이클, 즉, 시간 인코딩된 신호(DT)에 관련되며, 디지털 신호로서 출력될 수 있다.

예를 들어, 클록 신호(Fref)가 3MHz의 주파수를 갖고 VCO(701)로부터 출력되는 높은 주파수와 낮은 주파수가 각각 300MHz 및 100MHz인 경우, 정상 상태 100% 고 듀티 사이클(steady-state 100% high duty cycle)은 100의 예상 평균 카운트 값을 가져올 것이고 정상 상태 100% 고 듀티 사이클은 33.3의 예상 평균 카운트 값을 가져올 것이다. 카운트 값은 듀티 사이클에 따라 이 값들 사이에서 선형으로 스케일링될 것이다. 카운트 값(CT)을 편리한 범위로 리센터링(re-centre) 또는 정규화하기 위해, 카운터(702) 내에서의 또는 임의로 별개의 처리 블록(도시되지 않음)을 통한 어떤 처리가 있을 수 있다.

변환 이득은 또한 VCO 주파수들(Fhi와 Flo) 사이의 차이에 직접 의존한다. 제조 변동 또는 온도 의존적 변동들 등을 고려하기 위해, 카운터(702)의 출력을 정규화하는 데 사용될 수 있는 적어도 하나의 기준 카운트 값을 제공하기 위해 기준 전압, 예를 들어, VCO(701)에 제공되는 것과 동일한 하이 및 로우 전압들(Vhi 및 Vlo)을 피드받는 하나 이상의 기준 VCO들이 있을 수 있다. 대안적으로, 원하는 주파수들(Fhi 및/또는 Flo)을 피드받는 서보 루프 내의 기준 VCO는 Vhi 또는 Vlo 또는 어떤 다른 공통 바이어스에 대한 적절한 조정을 제공하는 데 사용될 수 있다.

VCO 발진 주파수는 보통 Fref의 정수 배가 아닐 것이다. 따라서, 기준 신호(Fref)의 주어진 주기에서 출력 신호(Fout)의 부분 사이클만의 발생에 의해 생성되는 양자화 잡음으로 간주될 수 있는 오차가 있다. 그렇지만, Fref 주기마다 리셋되고 이러한 정보를 상실하게 되는 간단한 카운터와는 달리, 제어 발진기 기반 회로에서는, 부분 사이클이 절단(truncate)되고 손실되기보다는, 오차가 다음 Fref 주기로 이월되고 발진의 위상 전진으로서 기억되며, 따라서 많은 Fref 사이클들에 걸친 누적 또는 평균 카운트가 dc 정확(dc accurate)하다. 따라서 이 양자화 잡음은 더 낮은 주파수들보다 더 높은 주파수들에서 나타나도록 정형된 1차 잡음이다. 환언하면, 이 양자화가 카운터 출력의 단지 하나의 샘플을 관찰할 때는 명백할 것이지만, 다수의 샘플들이 평균될 때 잡음이 평균될 것이다.

그렇지만, 예를 들어, VCO 높은 주파수의 dc 레벨이 Fref 주기마다 추가의 사이클의 1/1000이 있도록 되어 있는 경우, Fref의 999개의 사이클들은 동일한 카운트를 제공할 것이고, 매 1000번째 사이클은 추가의 카운트 증분을 제공할 것이다. 이것은 출력에서, 예컨대, 3MHz/1000 = 3kHz의 펄스 열과 동등한 것으로 나타나며 3kHz 및 고조파들의 톤들을 제공한다. 오디오 대역 내에 속하는 다른 톤들은 입력 PWM 반송파의 측파대들을 포함하는 다른 dc 또는 ac 신호들에 의해 유사하게 발생될 수 있다.

이러한 효과들을 피하기 위해, 델타-시그마 변조의 일반 분야에서 공지된 바와 같이, 카운트들의 시퀀스를 랜덤화하기 위해, 이러한 원치 않는 신호-대역 신호들을 피하기 위해, 그리고 평균 카운트 값에 대응하는 것보다 더 큰 유효 분해능을 달성하는 데 도움을 주기 위해, 디더 신호(dither signal)가 VCO의 입력에 부가될 수 있다. 이 디더 신호는 신호 대역에서 비교적 적은 전력을 그리고 보다 높은 주파수들에서 보다 높은 전력을 가지도록 발생될 수 있고, 카운터 출력의 몇 개의 또는 다수의 LSB들의 진폭을 가질 수 있다. 따라서, 신호 대역에서의 잡음 성능을 개선시키지만, 디더 신호는 임의의 주어진 단일의 Fref 주기에서 더 이상 그렇게 정확하지 않도록 카운트 신호를 변조할 것이다. 각각의 개별 샘플에서의 이러한 오차는 변환기(202)의 출력에 대한 어떤 품질 문제도 야기하지 않는데, 그 이유는 디지털 출력(DOUT)이 (필요에 따라 데시메이트될 수 있는) 카운터 값들의 보다 장기의 평균으로부터 정확하게 도출될 수 있기 때문이다. 그렇지만, 이것은 카운터(702)의 출력이 낮은 지연시간으로 입력 신호의 진폭을 모니터링하기 위해 샘플 단위로 사용될 수 없다는 것을 의미한다. 따라서, 변환기(202)는 신호 대역 품질에 대해 최적화되고, 그의 출력은 이득의 할당을 제어하는 데 사용하기에 적당하지 않을 것이다.

앞서 설명된 바와 같이, 제2 변환기(204)의 간단한 VCO 및 카운터 실시예는, 종래의 1차 델타-시그마 변환기와 유사한 방식으로, 보다 높은 주파수들에서 추가의 양자화 잡음을 대가로 신호 대역에서의 양자화 잡음을 감소시킨다. 2차(또는 실제로 보다 높은 차수)의 보다 양호한 신호-대역 신호 대 잡음을 요구하는 실시예들에 대해, 제2 변환기(204)는 본 기술분야의 통상의 기술자에 의해 이해될 것인 바와 같이 2차 VCO 기반 구조들을 포함할 수 있다.

이러한 구조는, 중간 주파수들에서의 훨씬 더 큰 양자화 잡음을 대가로, 신호 대역에서 감소된 양자화 잡음을 제공하며(즉, 보다 예리한 다운스트림 필터 차단(filter cut-off)이 요구됨), 따라서 동적 범위 확장의 제어에 사용하기에 훨씬 덜 적당하게 된다.

일부 실시예들에서, Fref는 f _PWM 과 같지 않을 수 있다. 대기 전력 소모(quiescent power consumption)를 줄이기 위해, Fref는 통상적으로 신호 대역 왜곡을 억제하기 위해 안정성 및 적절한 루프 이득을 제공하는 데 충분하게 가능한 한 낮게 선택된다. 카운터 출력들을 리셋시키고 전송하는 데 사용되는 "샘플 주파수" Fref는 유리하게도 Fref보다 더 클 수 있다. 델타-시그마 변조의 분야에서 일반적으로 공지된 바와 같이, 양자화 잡음은 보다 높은 샘플 주파수에서 동작하는 것에 의해 감소될 수 있는 반면, 카운터 및 연관된 디지털 동작들은 비교적 적은 전력을 소비한다. PWM 반송파와 측파대 성분들의 에일리어싱으로 인해 발생하는 문제들을 감소시키기 위해 f _PWM 의 단순 배수가 아닌 주파수에서 Fref를 작동시키는 것이 바람직할 수 있다. 카운터의 "샘플링" 동작이 실제로는 한 주기에 걸쳐 VCO 사이클들의 수를 누적하거나 평균하는 것이고, 따라서 f _PWM 클록(CK)에 대한 Fref 클록의 정확한 타이밍이 중요하지 않고: 하나의 카운터 출력 샘플에 누락된 임의의 사이클이 다음 카운트 동안 포착될 것이고, 카운트들은 사실상 모두가 다운스트림 저역 통과 데시메이터 필터링(low-pass decimator filtering)에서 대략적으로 합계된다.

디지털 출력 신호가 특정 출력 분해능까지만 요구되는 경우, 최상위 비트(MSB)들만이 카운터(702)로부터 추출되면 된다. 그렇지만, 이 경우에, 사이클들에 걸쳐 평균하는 것의 이점들을 제공하기 위해, 최상위 비트들만이 리셋 신호에 의해 리셋되어야한다. 리셋되지 않은 하위 비트들에 의해 표현되는 양자화 잡음이 그러면 부분 사이클 양자화 잡음과 유사하게 정형된 출력 잡음으로 나타난다.

카운터(702)로부터의 출력(CT)는, 어떤 경우에, PWM-디지털 변조기(206)로부터의 출력 신호(DO)로서 사용될 수 있다. 그렇지만, 일부 실시예들에서, 변조기(403)는 카운터 출력의 샘플 레이트를 클록 신호(Fref)의 레이트로부터 감소시키기 위한 데시메이터(703) 등을 포함할 수 있다. 이러한 데시메이터는 저역 통과 필터 또는 유사한 것을 포함할 수 있으며, 따라서 많은 클록 사이클들에 걸쳐 신호를 평균함으로써, 상기 카운터 양자화 잡음 및 임의의 고주파 부가된 디더 성분들을 제거한다. 데시메이터(703)에 의해 생성된 디지털 출력 신호는, 예를 들어, 오디오 샘플링 주파수 또는 그의 비교적 작은 배수의 다중 비트 PCM 워드일 수 있다.

디지털 출력 신호(DO)는, 동적 범위 확장의 영향을 보상하고 아날로그 입력 신호(AIN)를 나타내는 종래의 디지털 신호를 생성하기 위해 신호를 변환 이득 설정(GO)과 곱하기 위해, 디지털 곱셈기(704)에 입력될 수 있다.

일부 실시예들에서, 데시메이터(703)가 없을 수 있고(또는 이득 요소(704) 후방에 위치될 수 있고), 이 이득 조정은 임의의 데시메이션 이전에 카운터(702)로부터의 출력에 대해 수행될 수 있다. 그렇지만, 감소된 샘플 레이트에서, 데시메이션된 신호에 대해 곱셈을 수행하는 것이 일반적으로 보다 효율적이다.

일부 실시예들에서, 디지털 곱셈기(704)의 출력(DMX)은 요구되는 디지털 출력 신호(DOUT)를 제공할 수 있다. 그렇지만, 일부 실시예들에서, 요구된 출력 신호를 제공하기 위해 추가의 신호 처리가 있을 수 있다. 예를 들어, 도 7a에 예시된 바와 같이, 이득 조정된 디지털 출력 신호(DMX)는 다운스트림에서 사용하기 위해, 예를 들어, 마이크로폰으로부터 셀폰과 같은 디바이스까지의 케이블을 따라 1-비트 직렬 포맷으로 전송하기 위해, 디지털 출력 신호(DOUT)로서 출력되는 펄스 밀도 변조된 스트림으로 신호를 재변조하기 위해 델타 시그마 변조기(705)에 입력될 수 있다.

도 7a를 참조하여 예시된 제2 변환기(403)는 도 3a에 DT1로서 예시된 것과 같은 고정 주파수 PWM 신호를 디코딩하는 데 특히 적당하다. VCO(701)는 또한 클록 신호에 의해 결정되는 바와 같은 듀티 사이클 주기의 시작에서 높은 주파수(Fhi)를 출력하고 이어서, 도 3a에 예시된 DT2 또는 도 3b의 듀얼 에지 변조된 신호(dual edge modulated signal)(DT3) 또는 도 3c의 FOT(fixed on-time) 신호들(DT4 또는 DT5)과 같은 스파이크 인코딩된 PWM 신호로 동작하기 위해 적당한 상승 또는 하강 에지가 검출될 때, 낮은 주파수로 변하도록 구성될 수 있을 것이다

도 3d에 예시된 가변 주기 파형(DT6)과 같은 파형을 시간 디코딩하기 위해, 유효 PWM 샘플 주기(W1+W2)가 사이클마다 변하지만, 신호는 여전히 각각의 사이클에서 듀티 사이클((W1-W2)/(W1+W2))에 의해 정확하게 표현되고, 따라서 카운터(702)가 또한 판독되고 이 가변 주기들 각각의 끝에서 리셋되는 경우, 신호는 사이클마다 정확할 것임에 유의해야 한다. 그렇지만, 디지털 출력 신호(DOUT)를 일정한 샘플 레이트로 제공하는 것이 보통 요망된다. 카운터(702)가 일정한 샘플 레이트로 판독되고 리셋되는 경우, 일정하거나 천천히 변하는 신호에 대해서도 출력에 샘플간 변동들이 있을 것이지만, 평균 듀티 사이클을 나타내는 카운트들의 장기 평균은 여전히 시간에 따른 평균 신호 값을 정확하게 나타낼 것이다. 그렇지만, PWM 샘플 주파수가 신호에 따라 변하는 범위 및 출력 샘플 레이트는, PWM 반송파 및 측파대들의 고조파들이 신호 주파수 대역 내로 에일리어싱될 수 있는 주파수들에 오게 되지 않도록, 서로에 대해 설계될 필요가 있을 수 있다.

도 3c에 예시된 바와 같은, 예를 들어, COT(constant-on-time) 변환으로부터 다른 불균일하게 샘플링된 시간 인코딩된 신호 포맷들에 대해 유사한 방식들이 도출될 수 있다.

다시 도 4a를 참조하면, AIN으로부터 제1 변환기(201) 및 제2 변환기(202) 그리고 임의의 추가 처리를 거쳐 DOUT까지의 신호 체인은 전체 분해능 및 잡음 스펙트럼을 최적화하도록 설계되어야한다. 일반적으로, 제2 변환기(202)에 의해 제공되는 분해능 및/또는 이러한 블록에 본질적인 신호 처리 지연들은 출력 신호(DOUT) 그리고 심지어 중간 신호(DO)도 동적 범위 확장을 위한 이득 할당 제어에 사용하기에 적당하지 않다는 것을 의미한다. 언급된 바와 같이, 이득 할당 블록(204)은 입력 신호(AIN) 레벨의 임의의 증가에 신속하게 응답할 필요가 있고, 따라서 입력 신호(AIN)의 임의의 디지털 표현은 비교적 낮은 지연시간으로 생성되어야 한다. 도 7a에 예시된 PWM-디지털 변조기(403)는 적당히 낮은 지연시간 및/또는 적당한 분해능의 신호를 제공하지 않을 수 있고 주 신호 경로의 성능을 손상시키지 않으면서 보다 적당한 신호를 제공하도록 수정가능하지 않을 수 있다. 게다가, 톤의 문제를 피하기 위해 VCO에 적용되는 디더의 사용은 개개의 샘플별 카운트 값들이 신호(DT)의 정확한 표현들이 아니라는 것을 의미한다. 본 발명의 실시예들에서, 따라서, 이득 할당 블록(204)은, 제2 PWM-디지털 변조기일 수 있는, 보조 시간 디코딩 변조기(203)를 포함한다. 따라서 일부 실시예들에서, 이득 할당 블록에의 입력 신호(DT)는, 예컨대, 어떤 중간 처리도 없이 직접, PWM 신호를 수신하기 위해 제1 변환기(201)의 출력에 결합될 수 있고, 이득 할당 블록 (204)은 수신된 PWM 신호(DT)를 이득 할당 제어를 위해 사용할 수 있다. 따라서, 이득 할당 제어를 위해 사용되는 신호(DT)는 제2 변환기(202)와 무관하다.

도 8은 본 발명의 일 실시예에 따른 보조 시간 디코딩 변조기(203)의 일 예를 나타낸다. 일반적으로, 보조 시간 디코딩 변조기(203)는 시간 디코딩 변조기(403)에 비해 잡음 성능 및 어쩌면 분해능에 관한 완화된 제약들로 그리고/또는 어쩌면 보다 낮은 지연시간으로 동작할 수 있다. 따라서, 보조 시간 디코딩 변조기(203)는 이득 조정된 아날로그 입력 신호(AM)를 나타내는 DT를 나타내는 시간 디코딩된 신호(ST)를 생성하기 위해 일반적으로 보다 간단하지만 어쩌면 보다 빠르고 그리고/또는 덜 정확한 변환 프로세스를 사용할 수 있다.

이 예에서, 보조 시간 디코딩 변조기(203)는 카운터(801)를 포함할 수 있다. 시간 인코딩된 신호(DT)는, 예를 들어, 신호가 하이일 때는 카운터를 인에이블시키기 위해 또는, 예를 들어, 신호가 로우일 때는, 카운터를 디스에이블시키기 위해, 인에이블 입력일 수 있는 카운터(801)의 제1 입력(IN1)에 제공될 수 있다. 제1 고속 클록 신호(Fmck)는 또한, DT가 하이일 때 카운터(인에이블되어 있을 때)가 매 MCK 주기마다 카운터를 증분(또는 감분)시키도록, 카운터 입력(MCK)에서 카운터(801)에 입력된다. 제2 클록 신호(Fpck)는 카운트 주기를 정의하기 위해 리셋 입력에 제공된다. 시간 인코딩된 신호가 고정 주파수 PWM 신호일 때, 제2 클록 신호(Fpck)는 PWM 신호와 동일한 주파수(f _PWM ), 예컨대, 약 3MHz를 가질 수 있다.

제1 클록 신호(Fmck)는, 100 정도의 최대 카운트를 제공하기 위해, 원하는 출력 분해능, 예컨대, 이를테면 3MHz의 Fpck에 대해 300MHz 정도의 Fmck를 제공하기에 충분한 양만큼 제2 클록 신호(Fpck)보다 더 큰 주파수를 갖는다. 카운터(701)의 출력과는 달리, 도 7a와 관련하여 앞서 논의된 바와 같이 신호 대역 신호 대 잡음을 개선시키기 위해 그 결과 얻어진 양자화 잡음의 잡음 정형은 없지만, 또한 DT에 디더가 추가되지 않을 수 있으며, 따라서 주어진 Fpck 사이클에 대해 카운트가 보다 정확할 수 있다.

따라서 카운터(801)는, 인에이블될 때마다, 예컨대, 시간 인코딩된 신호(DT)가 하이일 때, Fmck 클록 펄스들의 수를 카운트한다. 기준 신호(Fpck)의 각각의 사이클 이후에, 카운터 블록은 그 주기 동안 카운트한 클록 펄스들의 수를 신호(ST)로서 출력함으로써, 시간 인코딩된 신호(DT)에서의 펄스의 폭의 척도를 제공한다.

카운터(801)는 그 대신에 업/다운 카운터로서 구성될 수 있을 것이고, 따라서 제1 입력(IN1)에 제공되는 신호는 카운트 값을 증분 및 감분시키는 것 사이에서 토글할 수 있을 것이다. 따라서, 한 주기에서의 카운트 값은 그 주기에서의 PWM 신호(DT) 내의 하이 신호 레벨과 로우 신호 레벨의 지속기간들 사이의 차이에 대응할 것이다.

따라서, 일반적으로 제2 시간 디코딩 변조기(203)는 PWM 신호의 펄스 또는 펄스들, 즉 도 3과 관련하여 앞서 논의된 바와 같이 관련 신호 천이들 사이의 기간들에 의해 정의되는 구간 동안 클록 신호의 주기들의 수의 카운트를 결정하는 카운터를 포함할 수 있다.

도 9는 듀티 사이클, 즉 (W1-W2)/(W1+W2)를 측정함으로써 도 4d에 예시된 DT6과 같은 파형을 시간 디코딩하기 위한 보조 또는 제2 시간 디코딩 변조기(403)의 일 실시예를 나타낸다. 도 9의 회로는 DT가, 각각, 하이 또는 로우일 때 인에이블되는 한 쌍의 카운터들(901 및 902)을 포함한다. 이 카운터들은 샘플링되고, 예컨대, 로우에서 하이로의 DT6의 각각의 천이의 리딩 에지에서 리셋되며, 따라서 하나의 하이 펄스의 시작과 다음 하이 펄스의 시작 사이의 구간에 걸쳐 카운트들을 발생시키며, 이 카운트들(C1 및 C2)은 폭들(W1 및 W2)에 대응한다. 이 카운트들은 C1+C2 및 C1-C2를 제공하기 위해 도시된 바와 같이 가산되고 감산될 수 있으며, C1+C2와 C1-C2는, 출력(ST)을 제공하기 위해, 이어서 나눗셈 블록(903)에 의해 나누어질 수 있다. ST는 현재 및 이전 이력에 따라 달라지는 구간들에서 계산될 것이고, 각각의 출력 샘플은 각자의 가변 시간 구간에 걸친 신호를 나타낸다.

일부 실시예들에서, 신호(DT)는 하나 초과의 신호 라인을 포함할 수 있다. 제1 변환기는 2개의 상호 역(inverse)인 물리적 출력들을 포함하는 차분 논리 신호(differential logic signal)를 출력할 수 있다. 이들 중 하나 또는 둘 다가 단일의 VCO를 구동하는 데 사용될 수 있다. 그렇지만, 각각이 개별적인 카운터를 구동하는 개별적인 VCO를 구동하는 데 사용될 수 있으며, 개별적인 카운터의 출력들은 순 출력 신호(net output signal)를 제공하기 위해 차감될 수 있다.

도 10a는 신호(DT)가 상호 역이 아닌 신호(DT)의 성분들을 전달하는 2개의 신호 라인들을 포함하는 일 실시예를 나타낸다. 도시된 회로는 도 5의 회로와 유사하며, 여기서 입력(AIN)은 연산 증폭기를 포함하는 적분기의 가상 접지에 피드되고, 연산 증폭기에서 입력(AIN)이 디지털 PWM 또는 시간 인코딩된 출력 신호에 기초한 피드백 신호와 비교된다. 그렇지만, 적분기 출력은 하나의 비교기가 아닌 2개의 비교기들에 결합되고, 이 비교기들에서 적분기 출력이, 어쩌면 역 파형들인, 2개의 상이한 램프들과 비교되고, 따라서 비교기들은 일반적으로 상이한 때에 전환된다. 따라서, 도 10b에서의 예시적인 파형들에 의해 알 수 있는 바와 같이, 시간 인코딩된 신호는 이제 단지 서로의 상호 역인 등가물들이 아닌 2개의 신호들(DTA 및 DTB)을 포함한다. 이들은 예시된 바와 같이 각자의 VCO들 및 카운터들을 포함할 수 있는 제2 변환기로 전달될 수 있고, 카운터들의 출력은 순 디지털 신호를 제공하기 위해 차감될 수 있다.

일부 실시예들에서, 신호(DT)의 2개의 상태들은 전압이 아닌 전류에 의해 표현될 수 있다. 일부 실시예들에서, 신호(DT)의 2개의 상태들은, 도 11에 예시된 바와 같이 제1 변환기(201)에서 2-레벨 신호(D)(자체가 시간 인코딩된 신호임)를 피드받는 제어 발진기(1101)에 의해 발생된 2개의 상이한 주파수들(Fhi 및 Flo)과 같은, 다른 변수들에 의해 표현될 수 있다. DT의 값은 여전히 2개의 상이한 주파수들 간의 천이들 사이의 시간 구간들에 의해 표현되지만, 이 주파수 영역 표현은 다운스트림 시간-디지털 변환을 단순화하며, 이 시간-디지털 변환은 이어서 도 8을 참조하여 논의된 것과 같은 간단한 카운터(801)에 의해 수행될 수 있다. 카운터(801)를 리셋시키는 데 사용되는 클록 신호(Fpck)는 또한 변환기(204) 내의 카운터를 리셋시키는 데 사용되는 클록 신호(Fref)로부터 도출될 수 있거나 배수 또는 서브-배수(sub-multiple) 주파수일 수 있거나 비관련 주파수일 수 있다.

도 12는 ADC가 2개의 모드들에서 동작가능할 수 있는 일 실시예를 나타낸다. 제1 모드에서, ADC는 앞서 기술된 바와 같이, 즉 동적 범위 확장을 위한 이득의 할당을 제어하도록 동작가능한 이득 할당 블록(204)에 의해 입력 신호(Ain)를 출력 디지털 신호(DOUT)로 변환하기 위해 동작할 수 있다. 제2 모드에서, 제1 변환기(201)는 동작가능할 수 있지만 제2 변환기(202)는 비활성이다. 이 제2 모드에서, 변환기(201)의 출력은 입력 신호(AIN)가 임의의 유용한 정보를 포함하는지, 예를 들어, 주변 잡음보다는 음성 신호의 존재를 판별하는 데 사용되는 블록(204)에 의해 모니터링된다. 유용한 정보의 존재가 검출될 때, 제2 변환기(202)는 예시된 바와 같이 라인(EN)을 통해 활성화된다. 따라서, 보다 낮은 전력을 갖는 대기 모드(standby mode)가 달성될 수 있다.

이 대기 모드에서, 이득 할당 블록(204)은 최적의 감도를 가능하게 하고 잡음에 의해 생성된 오류 트리거(false trigger)들을 감소시키기 위해 제1 변환기에 대한 이득 조정을 여전히 제공할 수 있거나, 전력 소비를 절감하기 위해 이러한 계산들을 디스에이블시킬 수 있다.

대기 모드에서, 예시된 바와 같이 제어 라인(MODE)에 의해, 제1 변환기(201)의 바이어스 또는 구성이 또한 조정될 수 있다. 예를 들어, 증폭기들 또는 비교기의 바이어스 전류는 잡음 또는 왜곡을 대가로 감소될 수 있다. 변조기 토폴로지는 또한, 예를 들어, 도 5의 폐루프 토폴로지로부터 도 6의 개루프 토폴로지로 변경하기 위해 신호 라우팅의 적당한 전환에 의해 재구성될 수 있고, 따라서 이 모드에서 전력 소비를 추가로 감소시키기 위해 연산 증폭기(502)가 전원 차단될 수 있다. PWM 샘플 레이트가 또한, 예를 들어, 인가되는 클록을 분주(dividing-down)하는 것에 의해 또는 히스테리시스 변환기의 경우에 인가되는 히스테리시스의 값을 변경하는 것에 의해, 전력을 절감하기 위해 감소될 수 있다.

본원에 기술되는 것과 같은 아날로그-디지털 변환 회로들은 다양한 여러가지 응용분야들에서 사용될 수 있다. 특히, 변환 회로들은 헤드폰, 헤드셋 또는 이어폰, 또는 온보드 트랜스듀서 또는 호스트 디바이스와 같은 오디오 트랜스듀서를 구동하는 오디오 신호들을 수신하기 위해 MEMS 마이크로폰 회로들에 사용될 수 있다. 본 발명의 실시예들은 능동 잡음 소거 회로들에 적당할 수 있거나, 오디오 및/또는 신호 처리 회로, 예를 들어, 호스트 디바이스에 제공될 수 있는 오디오 회로의 일부로서 구성될 수 있다. 일 실시예에 따른 아날로그-디지털 변환 회로는 집적 회로로서 구현될 수 있고, 호스트 디바이스, 특히, 예를 들어, 이동 전화, 오디오 플레이어, 비디오 플레이어, PDA, 랩톱 컴퓨터 또는 태블릿과 같은 모바일 컴퓨팅 플랫폼 및/또는 게임 디바이스와 같은 휴대용 및/또는 배터리 구동 호스트 디바이스에 구현될 수 있다.

본원에서 사용되는 바와 같이, 용어 블록은 하나 이상의 회로 컴포넌트들에 의해 구현될 수 있고, 예를 들어, 전용 회로부를 포함할 수 있는 기능 유닛 또는 모듈을 지칭한다. 블록은, 그에 부가하여 또는 대안적으로, 예를 들어, 범용 프로세서 또는 적당히 프로그래밍된 FGPA 어레이 등에서 실행 중인 하나 이상의 소프트웨어 모듈들을 포함할 수 있다. 이러한 소프트웨어 모듈들에 대한 명령어들을 포함하는 컴퓨터 판독가능 코드는, 예를 들어, 어떤 일반적인 디바이스 메모리일 수 있는 적당한 메모리와 같은 임의의 적당한 비일시적 저장 매체에 저장될 수 있다. 블록의 컴포넌트들은 물리적으로 동일 장소에 위치될 필요가 없고, 하나의 블록의 컴포넌트들은 일부 응용분야들에서 다른 블록의 컴포넌트들과 공유될 수 있다.

앞서 언급된 실시예들이 본 발명을 제한하기보다는 예시한다는 것과, 본 기술분야의 통상의 기술자가 첨부된 청구항들의 범주를 벗어남이 없이 많은 대안의 실시예들을 설계할 수 있을 것이라는 것에 유의해야 한다. 단어 "포함하는(comprising)"은 청구항에 열거된 것들 이외의 요소들 또는 단계들의 존재를 배제하지 않고, "한(a)" 또는 "어떤(an)"은 복수를 배제하지 않으며, 단일의 특징 또는 다른 유닛이 청구항들에서 인용된 몇개의 유닛들의 기능들을 수행할 수 있다. 그에 부가하여, 용어 "이득"은 "감쇠"를 배제하지 않으며 그 반대도 마찬가지이다. 청구항들에서의 임의의 참조 번호들 또는 라벨들은 청구항들의 범주를 제한하도록 해석되어서는 안된다.