迄今为止，3GPP移动通信系统中使用移动电话的数据通信中，采用了 一种技术，其中对于应该作为纠错码传输的输入数据11，进行两个系统的卷 积编码，并且使用增强编码器执行增强编码处理，在两个系统之一上通过内 部交织器执行块内(in-block)交织。
图1的方框图示出了传统方法的编码电路。
对于要传输的数据11，增强编码器10包括：卷积编码器的两个系统， 其一具有加法器12、D触发器(DFF)13、14、15和加法器16，另一个具有 加法器20、D触发器21、22、23和加法器24；以及增强内部交织器19， 用于对另一个卷积编码器执行码块内交织。
在图1中，为了获得想要的编码速率，速率匹配单元27和29用来基于 速率匹配算法稀疏(thin out)由增强编码器10输出的奇偶校验比特18和25。 增强编码器10在并-串行转换器30中将输入数据11未经改变而输出的系统 比特17以及速率匹配单元27和29的输出从并行数据转换成串行数据并以输 出编码输出31。
增强编码器10中的增强码的编码速率可以根据不同的通信服务设置成 不同的值。通过应用如速率匹配单元27和29建立的调节，来稀疏(收缩) 增强编码器10的输出，实现增强码的编码速率的调整，而非改变其编码速率。
【非专利参考文献1】(标准名)3GPP TSG-RAN Working Group 1#32， 法国巴黎，2003年5月19-23日，“R1-030421 Turbo Coder Irregularities in HSDPA.doc”，(在线)【于2003年9月3日查找】英特网
当由上述增强编码器10执行增强编码处理的时候，存在不方便：由于增 强码的生成多项式和由速率匹配算法产生的收缩样式之间的关系，在特定的 编码速率下增强编码性能变得恶化。
当收缩速率高并且收缩样式的周期为如非专利参考文献1的标准所示的 7比特时，明显产生了上面的问题。这可归因于用于增强编码器的卷积编码 器的生成多项式。换言之，当考虑到任意一个比特被输入到卷积编码器时， 没有受到输入比特影响的输出比特出现在7比特周期作为卷积编码器的输 出。尽管上面的问题可以通过改变卷积编码器的生成多项式，或者改变速率 匹配算法来避免，但存在不能利用已有的设计资源的缺点。
因此，本发明的目的是提供一种通信终端设备和通信方法，能够在按照 3GPP移动通信系统的移动电话中，当以特定编码速率进行通信时，增强码性 能不恶化。

为了解决上面提到的问题并实现本发明的目的，按照本发明的通信终端 设备包括：编码装置，用于对应该传输的数据执行两个系统的卷积编码，并 且执行增强编码处理，其中使用内部交织器在两个系统之一上执行块内交织； 收缩装置，基于预定的速率匹配算法收缩所述编码装置的输出；以及改变装 置，用于改变所述编码装置的输出，使得改变基于所述收缩装置的所述速率 匹配算法的收缩周期。
由此，可以获得下面的操作。尤其是，通过改变编码装置的输出，由改 变装置改变基于收缩装置的速率匹配算法的收缩周期。使用这样的配置，由 于在传输端收缩装置的速率匹配算法的周期不变成特定的比特周期，所以可 以防止增强码性能在特定的编码速率下恶化。
此外，本发明的通信方法包括以下步骤：对应该传输的数据执行两个系 统的卷积编码，并且执行增强编码处理，其中使用内部交织器在两个系统之 一上执行块内交织；由收缩装置基于预定的速率匹配算法收缩所述编码装置 的输出；以及由改变装置改变所述编码装置的输出，使得改变基于所述收缩 装置的所述速率匹配算法的收缩周期。
此外，本发明的通信终端设备包括：插入装置，基于预定的速率匹配算 法在卷积编码数据的两个系统中插入预定的数值，该编码数据是从要通过无 线通信接收的所述数据中取得的；改变装置，用于改变所述插入装置的输出； 以及译码装置，通过对从上述改变装置输出的、卷积译码的数据的两个系统 递归执行译码处理，以执行增强译码处理。
此外，本发明的通信终端设备包括：译码装置，用于从接收数据中提取 两个系统卷积编码的数据，并通过对卷积译码数据的两个系统递归执行译码 处理来执行增强译码处理；插入装置，基于预定的速率匹配算法在卷积编码 数据的两个系统中插入预定值；以及改变装置，用于改变译码装置的输入， 使得改变基于插入装置的速率匹配算法的插入周期。
此外，本发明的通信终端设备的接收方法包括以下步骤：基于预定的速 率匹配算法在卷积编码数据的两个系统中插入预定的数值，该编码数据是从 要通过无线通信接收的数据中取得的；用于改变所述插入装置的输出；以及 通过对从所述改变装置输出的、卷积译码的数据的两个系统的递归译码处理， 执行增强译码处理。
此外，本发明的通信终端设备的接收方法包括以下步骤：从要接收的数 据中提取两个系统卷积编码的数据，并通过译码装置对卷积译码数据的两个 系统递归执行译码处理来执行增强译码处理；基于预定的速率匹配算法，通 过插入装置在卷积编码数据的两个系统中插入预定值；以及通过改变装置改 变译码装置的输入，使得改变基于插入装置的速率匹配算法的插入周期。
此外，本发明的通信终端设备包括：增强编码器，用于对应该通过无线 通信传输的数据执行两个系统的卷积编码，其中使用内部交织器在两个系统 之一上执行块内交织；第一速率匹配单元，基于预定的速率匹配算法收缩增 强编码器的输出；交织器，插入到增强编码器和第一速率匹配单元之间，改 变增强编码器的输出，使得改变相应的速率匹配单元的收缩周期；第二速率 匹配单元，基于预定的速率匹配算法在卷积编码数据的两个系统中插入预定 值，这个卷积编码的数据是从要通过无线通信接收的数据取得的；反交织， 改变所述第二速率匹配单元的输出；以及增强译码器，通过对从所述反交织 输出的卷积译码数据的两个系统的递归译码处理来执行增强译码处理。
此外，本发明的通信终端设备的传输和接收方法为：其中对要通过无线 通信传输的数据执行两个系统的卷积编码，并且执行增强编码处理，其中使 用内部交织器在两个系统之一上执行块内交织，执行所述增强编码处理之后， 改变所述增强编码处理的输出，并且基于预定的速率匹配算法，收缩所述增 强编码处理的改变的输出；并且，基于预定的速率匹配算法在从要通过无线 通信接收的数据取得的卷积编码数据的两个系统中插入预定值，所述预定值 被插入后，改变插入所述预定值的数据的顺序，通过对与其顺序改变的所述 数据对应的卷积译码数据的两个系统的递归译码处理来执行增强译码处理。
按照本发明，可以避免增强码性能在特定的编码速率下恶化，而无需改 变发送端的3GPP方法的速率匹配算法和用于增强编码的卷积编码器的生成 多项式，因此，可以充分利用设计资源。
并且，按照本发明，可以避免增强码性能在特定的译码速率下恶化，而 无需改变接收端的3GPP方法的速率匹配算法和增强译码的递归译码器的生 成多项式，因此，可以充分利用设计资源。
附图说明
图1是说明传统方法中的编码电路的框图；
图2是说明应用按照本发明的实施例的通信设备的便携终端设备的配 置的框图；
图3是说明用于通信处理器的增强编码器的配置框图；
图4是说明本发明的编码电路的框图；
图5是说明本发明的译码电路的框图；
图6A和图6B是示出了交织器例子的图表，其中图6A表示的是写入顺 序，图6B表示的是读出顺序；以及
图7A至图7C是表示交织器插入的效率的图表，其中图7A表示的是增 强编码器的输出，图7B表示的是7×7交织器的输出，而图7C表示的是速 率匹配算法的输出。

图2是应用按照本发明的实施例的重发数据合成设备的便携终端设备的 配置的框图。例如，假设该便携终端设备有适用于W-CDMA(宽带码分多址) 方法的配置。
图2中，通过天线1由无线通信输入到便携终端设备的接收信号，在RF 处理器2中通过低噪音放大器被放大，在执行从高频到中频的频率变换之后， 在自动增益控制放大器中执行线性放大。
进一步而言，在通信处理器3中正交检测放大的信号来产生相同相位的 正交分量。相同相位的正交分量的模拟信号在A/D转换器中转换成数字信号。 此外，在带宽被根恩奈奎斯特滤波器限制之后，被转换成数字值的相同相位 的正交分量使用与扩频接收信号的扩频码相同的扩频码被反扩频，因此，被 时间分割成许多具有不同传播延时的多路分量。
相干RAKE合成在时分通道上执行，在RAKE合成之后在数据序列上执 行通过反交织的纠错译码和信道译码，此后，执行二进制数据的判别，并且 再现传输数据序列。执行从再现(reproduction)数据序列到每个传输信道的 分离和块错的检测，并输出再现数据。
输出再现数据被传递到比控制器5高一层的应用软件处理器。比控制器 5高一层的应用软件处理器使用输入到由用户操作的密钥输入单元4的密钥， 在显示器6显示再现数据和再现状态。
在便携终端设备的上述通信处理器3中，应用根据本发明的实施例的通 信设备到纠错编码处理中。以下，将对该通信设备作出解释。
图3是示出了用于通信设备的通信处理器的增强编码器的配置的框图。 该增强编码器10包括：对于要传输的输入数据11的两个卷积编码器系统， 其中一个具有加法器12、D触发器13、14、15和加法器16，另一个具有加 法器20、D触发器21、22、23和加法器24；以及增强内部交织器19，用于 对另一个卷积编码器执行块内交织。
图3中，在3GPP的情况下，增强编码器10中的两个卷积编码器系统输 出两种奇偶校验比特18和25，其中通过分别带有返回的三级D触发器卷积 编码三倍数量的比特数。并且，增强编码器10将输入数据11作为系统比特 17输出而未经改变。
图4是本发明的编码电路的框图。
图4中，增强编码器10包括：对于要传输的输入数据11的卷积编码器 的两个系统，其中一个具有加法器12、D触发器13、14、15和加法器16， 另一个具有加法器20、D触发器21、22、23和加法器24；以及增强内部交 织器19，用于对另一个卷积编码器执行块内交织。
图4中，为了获得想要的编码速率，基于一种速率匹配算法速率匹配单 元27和29用来收缩作为增强编码器10的输出的奇偶校验比特18和25。
因此，交织器26和28被分别插入到增强编码器10和速率匹配单元27 和29的每一个之间。通过提供该交织器26和28，速率匹配单元27和29的 收缩周期被设置成随机的。对于插入在增强编码器10和速率匹配单元27和 29之间的交织器26和28的交织处理的数量，如果7比特周期可以被设置成 随机的，它就是足够的，使得只需要例如8比特左右。作为交织器26和28 的方法，例如可以应用简单的块交织器。
增强编码器10在并-串行转换器30中、将未经改变而输出输入数据11 的系统比特17以及速率匹配单元27和29的输出、从并行数据转换成串行数 据，以输出编码输出31。
图5是本发明的译码电路的框图。
图5中，接收信号41在并-串行转换器42中从串行数据转换成对应于 在前面提到的增强编码器10端的系统比特17的系统比特47以及对应于速率 匹配单元27和29的输出的两个输出的并行数据。
对于对应于速率匹配单元27和29的输出的两个输出，零数据在速率匹 配单元43和45中基于速率匹配算法被分别插入到对应于在速率匹配单元27 和29中收缩的数据位置的数据位置中。由此，使得输入到增强译码器50的 比特数等于从增强译码器50输出的比特数。
因此，反交织器44和46分别被插入到增强译码器50和速率匹配单元 43和45之间，以将交织器26和28的交织处理还原成原始状态。
在该反交织器44和46中使得输入到增强译码器50的两个奇偶校验比特 48和49的比特顺序与从增强编码器10输出的顺序相同。
增强译码器50执行译码处理，用于将由增强编码器10编码的编码数据 还原成原始数据。
一端的奇偶校验比特48和系统比特47被输入到增强译码器50的MAP 算法单元51。执行递归(recursive)译码的第一MAP(移动应用部分)算法 单元51使用系统比特47和奇偶校验比特48计算外部数据。MAP算法单元 51的输出被输入到增强交织器52。增强交织器52对于MAP算法单元51的 输出为增强译码而执行交织。
此外，零数据、另一端的奇偶校验比特49和增强交织器52的输出被输 入到增强译码器50的MAP算法单元53。执行递归译码的第二MAP算法单 元53使用零数据和另一端的奇偶校验比特49更新作为增强交织器52的输出 的外部数据。因此，由于没有对应于系统比特47的数据的原因，零数据被输 入到MAP算法单元53。
MAP算法单元53的输出被输入到增强反交织器55中。增强反交织器 55使得MAP算法单元53的输出的顺序变为与增强交织器52的输出顺序相 同。增强反交织器55的输出返回到增强反交织器55。由此，更新的外部数 据反馈到第二MAP算法单元53，使得上述处理可以重复执行。
重复处理预定的次数之后，增强交织器52的输出和MAP算法单元53 的输出在加法器54中相加，相加后的输出被输入到可靠判断(solid judgement) 单元56，使得可靠判断数据的对数概率比，以便再现发送的数据序列。
可靠判断单元56的判断输出输入到增强反交织器57。增强反交织器57 使得判断输出的顺序变为与增强交织器52的输出顺序相同，以输出译码结果 58。
图6A和图6B是示出交织器例子的图表，其中图6A表示的是写入顺序， 图6B表示的是读出顺序。
以下是插入到上述增强编码器10与速率匹配单元27和29每一个之间的 交织器26和28所要求的。首先，当速率匹配单元27和29执行7比特周期 的收缩时，从增强编码器10实际收缩的比特输出的位置可以被随机化。
其次，当速率匹配单元27和29在不是7比特周期的周期里执行收缩时， 从增强编码器10输出的实际收缩的比特变成7比特间隔的机会变得不频繁。
作为例子，解释使用如图6A和6B所示的7×7的块交织器的情况的操 作。当图6A所示的写入顺序具有在水平方向的升序数据排列时，交织器执 行数据的重排，使得读出顺序如图6B所示变成在垂直方向的升序数据排列。
图7是示出了交织器插入的效率的图表，其中图7A表示的是增强编码 器的输出，图7B表示的是7×7交织器的输出，图7C表示的是速率匹配算 法的输出。
图7A示出了增强编码器10的比特顺序输出。为了让解释简单，星号(*) 标记被放置在每7比特的比特上，对其注意。如果图7A的数据直接输入到 速率匹配单元27和29，可能存在速率匹配单元27和29执行7比特周期的 收缩时，标记了星号(*)的比特被集体收缩的情况，这样，增强码性能变得 恶化。
然后，如图7B所示，增强编码器10的输出被输入到7×7交织器中， 以便得到其输出。7×7交织器的输出有这样的比特顺序，即给出星号(*) 标记的7比特每相隔42比特连续。
由此，如图7C所示，不存在这样的情况：即使速率匹配单元27和29 执行7比特周期的收缩，给出了星号(*)标记的比特被集体收缩。因此，显 示有×标记的比特是实际收缩的比特。
参照附图已经描述了本发明的优选实施方式，要理解的是，本发明并不 局限于那些明确的实施方式，而且本领域技术人员可以实施各种变化和调整 而不脱离如权利要求限定的本发明的精神或者范围。