许多已知前向纠错(FEC)系统，例如数字视频广播-卫星(DVB-S)， 数字视频广播-地面(DVB-T)，宽带无线因特网论坛(BWIF)和数字卫 星系统(DSS)，均包含外部的RS(Reed Solomon)码以及内部的卷积 码。
这种FEC系统的解码器通常由一个用于内部卷积码的维特比 (Viterbi)解码器、一个去交织器和一个RS(Reed Solomon)解码器 组成。经过RS解码器的解码后，一些信息比特被识别出是正确的。然 而对一些信息比特被识别出是错误的情况，却缺乏加以利用从而提高 解码器效率的措施。

本发明的一个目标是，至少为上述这些系统提供优于先有技术的 改进的解码器。
根据本发明的第一方面，提供了一种对级联卷积编码和分组编码 信号进行解码的方法，该方法包括下列步骤：(a)将编码信号提供给 第一维特比解码装置和延迟装置，以形成一个延迟编码信号；(b)使 用该第一维特比解码装置对编码信号进行解码，以形成第一维特比解 码信号；(c)使用第一去交织器对第一维特比解码信号进行去交织， 以形成第一去交织信号；(d)使用第一分组解码装置对第一去交织信 号进行分组解码，识别正确解码组，并对被识别出属于正确解码组的 解码比特进行标记以形成标记解码信号；(e)使用第一交织装置，对 标记解码信号进行交织，以便输出到第二维特比解码装置；(f)以第二 维特比解码装置利用交织标记解码信号对延迟编码信号进行解码，这 是通过以下步骤完成的：对每个接收到的表示原始信号中的一比特的 编码码元，以卷积编码器和分组编码器进行编码，从而形成级联卷积 编码和分组编码信号，对于卷积编码器的每个可能的当前状态，使得 表示收到的编码码元之间差别、表示前一状态到当前状态的过渡、与 对应于从前一状态到当前状态的预定容许过渡的预期码元的各误差系 数相加，而令该误差系数成为各个所述前一状态之和，从而对所有可 能的状态，构成对应于新的多个状态序列中的每一个状态序列的经过 更新的该误差系数之和；确定该比特是否为标记解码比特，如果该比 特是标记解码比特，则对于每个状态，根据所述预定比特，从该新的 多个状态序列中选择在该状态结束的最可能的状态序列，并选择相应 的经过更新的该误差系数之和，从而在对应于该标记解码比特的编码 信号中的比特位置处，低估任何与标记解码比特不一致的状态，而如 果该比特不是标记解码比特，则对于每个状态，比较所述经过更新的 误差系数之和，并选择出一个接收到的编码码元与预期码元之间较少 总体误差的经过更新的误差系数之和，而且从新的多个状态序列中选 择在该状态结束的相应的最可能状态序列；通过对每个状态或一任选 状态，比较最可能的状态序列的经过更新的误差系数之和，而确定对 应于该原始信号中的比特的最佳当前状态；并且因此而通过从最佳当 前状态追溯，确定产生于先前的预定的多个码元上的最可能的最早过 渡及最早状态，并输出一个最可能等于在该原始信号中的码元的比特， 以形成第二维特比解码信号；(g)使用第二去交织器对第二维特比解 码信号去交织，以形成第二去交织信号；和(h)使用第二分组解码装 置对第二去交织信号进行分组解码，以形成解码输出信号。
方便的是，该方法包括以下进一步的迭代步骤：利用进一步的延 迟装置对延迟编码信号作进一步延迟，并且重复至少一次解码延迟编 码信号的步骤，以利用来自于解码输出信号的已知比特，解码进一步 延迟的编码信号。
方便的是，对延迟编码信号进行解码的步骤包括：确定一维特比 状态格栅结构，该格栅结构对应于用来对编码信号进行编码的卷积码； 使通过维特比状态格栅结构的延迟编码信号的过渡路径的各个误差系 数相加和比较，以选择一个最可能的过渡路径，同时在对应于标记解 码信号中的标记解码比特的延迟编码信号中的比特位置处，忽略维特 比状态格栅结构中任何与标记解码比特不一致的状态以及任何通过该 状态的过渡路径，因此由最可能的过渡路径确定第二维特比解码信号， 该第二维特比解码信号在计及标记解码信号中的标记解码比特时，具 有最少数量的误差。
有利的是，分组解码的步骤包括RS分组解码。
方便的是，其中原始信号在预定比特位置具有至少一个预定比特， 而且使用第一维特比解码装置对编码信号进行解码的步骤包括：(a)对 每个接收到的表示原始信号中的一比特的编码码元，对于每个可能的 当前状态，使得表示接收到的编码码元之间差别、表示从卷积编码器 的前一状态到当前状态的过渡、与对应于从前一状态到当前状态的预 定容许过渡的预期码元的误差系数相加，而令该误差系数成为各个所 述前一状态之和，从而对所有可能的状态，构成对应于新的多个状态 序列中的每一个状态序列的经过更新的该误差系数之和；(b)如果该比 特是一个预定比特，则对于每个状态，根据所述预定比特，从新的多 个状态序列中选择在该状态结束的最可能的状态序列，并选择相应的 经过更新的误差系数之和，从而在编码信号中对应于原始信号中预定 比特位置的比特位置处，低估任何与预定比特不一致的状态；(c)如果 该比特不是一个预定比特，则对于每个状态，比较所述经过更新的误 差系数之和，并选择出一个接收到的编码码元与预期码元之间较少总 体误差的经过更新的误差系数之和，而且从新的多个状态序列中选择 在该状态结束的相应的最可能状态序列；(d)通过对每个状态或一任选 状态，比较最可能的状态序列的经过更新的误差系数之和，而确定对 应于原始信号中的比特的最佳当前状态；和(e)因此，通过从最佳状 态追溯，确定产生于先前的多个预定码元上的最可能的最早过渡及最 早状态，并进而找到和输出一个最可能等于在该原始信号中的比特的 比特。
方便的是，使得误差系数之和相加的步骤包括以下步骤：确定一 维特比状态格栅结构，该格栅结构对应于用来对编码信号进行编码的 卷积码；使通过维特比状态格栅结构的延迟编码信号的过渡路径的各 个误差系数相加，以选择出一个最可能的过渡路径。
有利的是，在预定比特位置的至少一个预定比特是同步比特。
根据本发明的第二个方面，提供了一种解码器，用以对得自于原 始信号的级联卷积编码和分组编码信号进行解码，该解码器包括：用 于接收编码信号的接收装置；信号提供装置，该信号提供装置连接到 接收装置以及第一维特比解码装置和第一延迟装置以将编码信号提供 给这些装置；连接到第一维特比解码装置的第一去交织装置，用于对 从第一维特比解码装置接收的解码信号进行去交织，以形成第一去交 织信号；连接到第一去交织装置的第一分组解码装置，用于对第一去 交织信号进行分组解码，识别正确解码组，并对被识别出属于正确解 码组的解码比特进行标记，以形成标记解码信号；连接到第一分组解 码装置的第一交织装置，用于对标记解码信号进行交织；连接到第一 交织装置和第一延迟装置的第二维特比解码装置，用于利用标记解码 信号对从第一延迟装置接收的延迟编码信号进行解码，而这是通过以 下步骤完成的：对每个接收到的表示原始信号中的一比特的延迟编码 信号的编码码元，对于对卷积编码和分组编码信号进行编码的卷积编 码器的每个可能的当前状态，使得表示收到的编码码元之间差别、表 示从该编码器的前一状态到当前状态的过渡、与对应于从前一状态到 当前状态的预定容许过渡的预期码元的各误差系数相加，而令该误差 系数成为各个所述前一状态之和，从而对所有可能的状态，构成对应 于新的多个状态序列的每一个状态序列的经过更新的误差系数之和； 如果该比特是标记解码比特，则对于每个状态，根据所述预定比特， 从该新的多个状态序列中选择在该状态结束的最可能的状态序列，并 选择经过相应更新的误差系数之和，从而在对应于该标记解码比特的 编码信号中的比特位置处，低估任何与标记解码比特不一致的状态； 而如果该比特不是标记解码比特，则对于每个状态，比较所述经过更 新的误差系数之和，并选择出一个接收到的编码码元与预期码元较少 总体误差的经过更新的误差系数之和，而且从新的多个状态序列中选 择在该状态结束的相应的最可能状态序列；通过对每个状态或一任选 状态，比较最可能状态序列的经过更新的误差系数之和，而确定对应 于该原始信号中的比特的最佳当前状态；并且因此而通过从该最佳当 前状态追溯，确定产生于先前的预定多个码元上的最可能的最早过渡 及最早状态，并输出一个最可能等于在该原始信号中的比特的比特， 以形成第二维特比解码信号；连接到第二维特比解码装置的第二去交 织装置，用于对从第二维特比解码装置接收到的信号进行去交织，以 形成第二去交织信号；连接到第二去交织装置的第二分组解码装置， 用于对第二去交织信号进行分组解码，以形成一个解码输出信号；以 及，连接到第二分组解码装置的传送装置，用于传送解码输出信号。
方便的是，上述解码器包括第二延迟装置，以及第二交织器装置、 第三维特比解码装置、第三去交织装置和第三分组解码装置，用于执 行一次或多次解码迭代，以便利用得自前一迭代的解码输出信号的已 知比特，对来自第二延迟装置的进一步延迟的编码信号进行解码。
有利的是，上述第二维特比解码装置被设置用于执行以下步骤： 确定一维特比状态格栅结构，该格栅结构对应于用来对编码信号进行 编码的卷积码；使通过维特比状态格栅结构的延迟编码信号的过渡路 径的各个误差系数相加和比较，以选择一个最可能的过渡路径，同时 在对应于标记解码信号中的标记解码比特的延迟编码信号中的比特位 置处，忽略该维特比状态格栅结构中任何与标记解码比特不一致的状 态以及任何通过该状态的过渡路径，因此由最可能的过渡路径确定第 二维特比解码信号，该第二维特比解码信号在计及标记解码信号中的 标记解码比特时，具有最少数量的误差。
优选的是，每个分组解码装置包括RS分组解码装置。
方便的是，为了以上述解码器对在预定比特位置具有至少一个预 定比特的编码信号进行解码，所述第一维特比解码装置包括：求和装 置，用于对每个接收到的表示原始信号中的一比特的编码码元，对于 每个可能的当前状态，使得表示接收到的编码码元之间差别、表示从 卷积编码器的前一状态到当前状态的过渡、与对应于从前一状态到当 前状态的预定容许过渡的预期码元的误差系数相加，而令该误差系数 成为各个所述前一状态之和，从而对所有可能的状态，构成对应于新 的多个状态序列的每一个状态序列的经过更新的误差系数之和；比较 和选择装置，用于：如果该比特是一个预定比特，则对于每个状态， 根据所述预定比特，从新的多个状态序列中选择在该状态结束的最可 能状态序列，并选择相应的经过更新的误差系数之和，从而在编码信 号中对应于原始信号中预定比特位置的比特位置处，低估任何与预定 比特不一致的状态；而如果该比特不是一个预定比特，则对于每个状 态，比较所述经过更新的误差系数之和，并选择出一个接收到的编码 码元与预期码元之间较少总体误差的经过更新的误差系数之和，而且 从新的多个状态序列中选择在该状态结束的相应的最可能状态序列； 以及处理装置，用于通过对每个状态或一任选状态，比较最可能状态 序列的经过更新的误差系数之和，而确定对应于原始信号中的比特的 最佳当前状态，并因此而通过从最佳状态比特追溯，确定产生于先前 的多个预定码元上的最可能的最早过渡及最早状态，并进而找到和输 出一个最可能等于在该原始信号中所述比特的比特。
方便的是，上述第一维特比解码装置被设置成用于执行以下步骤： 确定一维特比状态格栅结构，该格栅结构对应于用来对编码信号进行 编码的卷积码；使通过维特比状态格栅结构的编码信号的过渡路径的 各个误差系数相加，以选择一个最可能的过渡路径。
有利的是，在预定比特位置的至少一个预定比特是同步比特。
根据本发明的第三方面，提供了一种包括编码方法的计算机程序， 当该程序运行在一个或多个计算机上时，它执行上文所述编码方法的 所有步骤。
附图说明
以下将以示例的方式描述本发明，关于附图的说明如下：
图1是根据先有技术的级联卷积和分组编码过程的示意图。
图2是根据先有技术的级联卷积和分组解码过程的示意图。
图3是根据本发明的级联卷积和分组解码过程的示意图。
图4是一个已知状态维特比解码器格栅结构；
图5是一个用已知信息比特修改的状态维特比解码器格栅结构， 有益于理解本发明。
图6是一个包差错率(PER)的示意图，其中以PER作为纵坐标， 信噪比作为横坐标，该图通过DVB-S、1/2比率的卷积编码器将先有技 术的差错率与根据本发明得到的差错率进行比较。
图7是一个包差错率(PER)的示意图，其中以PER作为纵坐标， 信噪比作为横坐标，该图通过DVB、2/3比率的卷积编码器将先有技 术的差错率与根据本发明得到的模拟差错率进行比较。
图8是先有技术的维特比解码过程中所使用的相加、比较和选择 过程的流程图。
图9是图8所示相加、比较和选择过程被根据本发明改进后的流 程图。

已知的级联卷积和分组编码器工作过程10如图1所示，其中来自 数据源11的数据流被输入到RS解码器12，来自RS解码器12的分组 编码数据流被输出到交织器13，交织分组编码数据流从交织器13输出 到卷积编码器14，卷积编码器14将级联卷积和分组编码的数据流15 输出到调制器。
类似地，已知的级联卷积和分组解码器工作过程20如图2所示， 其中来自解调器的级联卷积和分组编码数据流21被输入到维特比解码 器22，维特比解码器22将交织分组编码数据流输出到去交织器23， 去交织器23将去交织分组编码数据流输出到RS解码器24，RS解码 器24将经过解码的数据流25输出。    
在图3中展示根据本发明的级联卷积和分组解码器工作过程300， 该过程也具有一个已知初始级，即级联卷积解码器20，在该初始级中 将来自解调器的级联卷积和分组编码数据流21输入到维特比解码器 22，维特比解码器22向去交织器23输出一个交织分组编码数据流， 被去交织的分组编码数据流从去交织器23输出到RS解码器24，RS 解码器24输出一个解码数据流25。然而，在本发明的解码器工作过程 300的附加级30，第一交织器26对解码数据流25进行交织，交织数 据流被输入到第一改进维特比解码器32(在下文中被描述的)，该第一 改进维特比解码器被配置用于解码被第一延迟31所延迟的级联卷积和 分组编码数据流21’。改进维特比解码器32将交织分组编码数据流输 出至第二去交织器33，去交织分组编码数据流从第二去交织器33输出 到第二RS解码器34，第二RS解码器34输出一个解码数据流35。
在可选的进一步的附加级40，解码数据流35’被第二交织器36交 织，交织数据流被输入到第二改进维特比解码器42，以便级联卷积和 分组编码数据流21”受到第一延迟31和第二延迟41组成的延迟系列延 迟之后，对其进行解码，第二改进维特比解码器42向第三去交织器43 输出交织分组编码数据流，去交织分组编码数据流被第三去交织器43 输出到第三RS解码器44，第三RS解码器44输出一个解码数据流45。
可选择的是，可以添加类似于附加级40的进一步的附加级。
更详细地描述本发明的过程300，编码码元21被传送给级联卷积 解码器20，级联卷积解码器20顺次包括维特比解码器42、去交织器 23和RS解码器24。该码元还被传送给延迟链31、41。其中传统解码 器20的一个输出包被RS解码器24表示为一个有效码字，这个包中的 字节被标记为是正确的，以提供一个标记解码信号。然后，已知正确 的这些字节在交织和串行操作之后，被作为已知比特输入到解码器的 第二级，解码器的第二级对受到延迟的信道信息21’操作，并如下文所 述结合了一种改进的维特比算法。这一过程可根据需要加以延伸作进 一步重复。
通过下文所述对维特比解码器进行的改进，当对应码元被传送给 经过改进的维特比解码器时，可以约束改进的维特比解码器，以便利 用已知是正确的信息比特即已知比特。这不仅导致已知比特的正确解 码，而且已知比特附近比特的解码也得到了提高，由于约束，在已知 比特附近，比特的编码被可直观化为一个与所述改进维特比解码器有 关的维特比解码格栅结构。
图4所示为一种已知的维特比解码格栅结构，该解码格栅结构容 许比率为1/2、约束长度为3的卷积编码器的各个状态以及各状态之间 的转换，其具有的容许状态为d1d2＝11，10，01，00，该解码格栅结构用 于使维特比解码过程直观化。
维特比解码器迭代操作如下：在每个时刻，每个状态有一个指向 状态的最佳序列或称路径中的前一状态的指针，其中该状态最佳序列 或路径终止于该状态。有多少状态，就有多少路径。每个状态还有一 个关联路径尺度，它在假定编码器经过终止于该状态的最可能路径的 情况下，表示所有接收的码元直到当前码元的概率。假定所有接收到 的码元都乘以某些难以计算(并可被忽略)的常数，则根据贝叶斯法 则，它就等于在该状态结束的最佳路径的概率。使用对数表示是方便 的(且是通常的惯例)，因此用尺度的相加取代概率的相乘。
在下一时刻，亦即当收到一个新码元时，使用一种相加-比较-选择 (ACS)处理，对每个状态计算出新的一组路径尺度。对于每个新状 态来说，所述ACS处理通过将与该状态相关联的尺度增加到一个计分 中而产生对应于两种可能的前一状态中的每一种的结果，其中假定从 该前一状态过渡到新的状态，该计分依赖于接收到的码元和预期码元。 然后，ACS处理比较这些结果，并选择最佳结果，将这个判定结果作 为到达该状态的最佳路径中的最后过渡加以存储，并存储新尺度。一 旦计算了所有新尺度，就不再需要存储旧尺度，然后可以处理下一个 接收码元。这意味着，必须对每个码元执行ACS处理以计算每个状态 的路径尺度，并判定到达那个状态的最佳路径中的最佳前一状态。
图8的流程图示意这种ACS处理。一旦收到一个码元，就在步骤 81通过将唯一的前一状态的路径尺度与一误差系数计分相加而计算出 score_0，该唯一前一状态与编码器的对应输入比特是0的假设相一致， 在给出所设前一状态时，该误差系数计分基于所接收码元和预期码元 之间的负平方欧几里得距离。在步骤82，以相同方式假定编码器的对 应输入比特是1而计算score_1。在步骤83，比较上述两个计分，如果 score_1大于score_0，就在步骤84将该状态的计分设为score_1，并且 假定原始输入比特是1而设定对前一状态的过渡路径。相反，如果 score_0大于score_1，就在步骤85将该状态的计分设为score_0，并且 假定原始输入比特是0而设定对前一状态的过渡路径。如果这些路径 被追溯足够远，则所有路径将会聚到同一状态。为了由维特比解码器 确定与一个特定码元相关联的输出比特，必须等待，直到更多得多的 码元已经被处理为止，然后在格栅结构上反向查看会聚的路径。于是， 沿着该路径的过渡就可以简单地确定解码比特。
对于一个真正的解码器，必须对追溯的长度施加一定限制；典型 的做法是在确定状态从而也是使确定输出比特之前所接收到的约束长 度乘以5倍和10倍。更为常见的则是通过选择一个最佳状态并追溯至 路径存储器所允许的最大限度找出该路径中的第一个转换来实现上述 目的。优选的是最佳状态是具有最佳计分的状态，但为简单起见也可 以是任意状态(例如全部为0)。为进行连续操作，这种对最佳路径中 的最早转换的追溯操作对于每一个输入码元执行一次。
该解码器算法可开始于一个已知状态，或开始于所有状态等概率 的条件下。
当一些输入比特是已知的，则利用这样的固定比特信息可以省略 选择算法；也就是说根据该固定比特来选择最佳前一状态。对应这一 判定而设定对该状态的计分。在一优选实施例中，固定比特(对于非 递归码)被选择为前一状态中的最后一个比特(即下面实例中的d2)。
根据本发明改进的ACS处理如图9所示。与未经改进的ACS处 理相同，改进的ACS处理在步骤81和82计算score_0和score_1，之 后在步骤91确定原始比特是否为一个固定比特。如果原始比特不是一 个固定比特，则该处理与未经改进的ACS处理一样，在步骤83继续 比较两个计分，然后在步骤84、85相应地设定状态和过渡路径。然而， 如果在步骤91确定原始比特是一个固定比特，则在步骤92确定该固 定比特是0还是1。如果固定比特是1，就在步骤84将这个状态的计 分设定为score_1，并在原始输入比特是1的情况下设定对前一状态的 过渡路径。相反，如果固定比特是0，就在步骤85将这个状态的计分 设定为score_0，并在原始输入比特是0的情况下设定对前一状态的过 渡路径。
作为示例，考虑在第二个过渡之后，如图5所示已知d2＝0的情况。 此时参考图4和图5，已知在格栅结构中第三列(表示在时间步2之后 的状态)的状态541、543分别等于11(即d1＝1，d2＝1)和01(即d1＝0， d2＝1)，因为它们含有d2＝1所以不是有效的，因此当比较通过格栅结 构的路径时，那些状态和任何导致那些状态的处理311、321；312、322， 或从那些状态出发的任何处理411、412；431、432均可有效地被删除 或被低估(discount)。同样，作为示例展示的第二列内(表示在时间 步1之后的状态)分别等于11和10的状态531、532不再有任何由这 些状态出发的过渡，因此这些状态以及导致这些状态的任何处理211、 221；231、241也有效地被删除或被低估，从而减少了需要比较的通过 格栅结构的路径数量，并增加了用于解码邻接比特的置信度。
实际上，固定比特忽略的效果是对ACS模块本身的。自动进行遍 历格栅结构的搜索的实施方案源自于维特比算法的特点——它没有必 要实际上删除或低估状态——这样做在计算上确实是浪费的。
参考图4和图5，简单地通过将判定约束到在时间步3之后对四个 状态中的每一个状态进行，就在时间步2之后将等于01的状态543和 等于11的状态541排除在考虑范围之外。此后维特比算法会自行将删 除通过状态531和532的路径，而不必进行高代价的格栅结构删除操 作。
再参考图3，卷积解码器20的输出25是一系列包。这些包中的一 些包将被RS解码器24标记为是错误的；另外一些包将被正确地解码， 并被看作是正确的。在DVB-S情况下，如果一个包包含九个或更多个 字节错误，该包就不能被RS解码器正确解码。
交织器26还对RS信号解码器24产生的信号进行交织，RS解码 器24标记一个包是否是正确的。结果是一系列交织的字节和信号，其 中该信号标记该字节是否属于正确的解码包。
然后数据被串行化，串行化数据被传送给改进维特比解码器32。 当串行化数据来自于一个正确解码包时，就允许维特比解码器32根据 已知输入比特而作出其判定，否则使用正常的相加-比较-选择功能。
若包的特征部分被第一RS解码器24正确解码，则出自第一改进 维特比解码器32的输出应该远比第一维特比解码器22的输出更好， 而且甚至比第一RS解码器输出25好。如果经过第一次迭带之后，第 一改进维特比解码器32已经在错误包内有错误字节的位置成功地正确 解码了更多的一些字节，则如果这个包现在包含八个或更少的错误， 第二RS解码器34将能够解码这个包。
此外，继续参考图3，当在解码器的第一级20之前，在码元流21 中能够识别已知信息时，例如存在一个重复同步字节模式时，还可在 第一级20中使用改进维特比解码器以取代维特比解码器22，而将重复 同步比特作为已知比特使用。
图6中的图形示意曲线61(PER4)与曲线62的比较，其中曲线 61是DVB-S型比率1/2、使用四个附加迭代的解码器的包错误率(PER) 与信噪比关系曲线(PER4)，曲线62是没有附加迭代的解码器即传统 DVB解码器的关系曲线(PER0)。如果曲线61、62被外推到1E-7， 在用户测试中误差开始变得重大的那一点，就能看出本方法的增益将 大约是0.8dB。然而，DVB-S的推荐工作点是3.3dB，因此通过对曲 线61、62的外推，在PER相同的情况下，本发明的方法的增益是1.0dB。
图7示意DVB-S、比率2/3解码器的模拟结果，显示了借助本发 明、使用四个迭代可取得的曲线71与没有使用附加级的先有技术曲线 72的对比，表明取得了类似改进。传统解码器的推荐工作点是5.0dB S/N，同样通过外推，表明借助本发明可取得大约1.0dB的增益。在此 点PER通过外推将接近IE-15。
本发明的解码处理比已知的解码处理提供了较好的错误校正结 果，这有如下几个原因：
i)在任何已知比特中不产生错误。
ii)格栅结构受到约束，从而起始和结束点是已知的。这限制了解 码器做出确定某些错误选择的自由。
iii)突发错误不能扩散超过已知字节(因为字节长度比卷积编码器 的存储长)。
Iv)信号中噪声最大的码元可引起出现于第一个迭代的突发误差， 这些码元未必与在第二个迭代输入到维特比解码器的错误包重合。
倘若每个迭代均对突发错误包内的至少一个附加错误包进行纠 正，那么多重迭代就是有用的。这一标准为确定特定实施方案的迭代 数目提供了一个有用的及早限制标准。然而，附加迭代从来不会降低 PER性能。
虽然以相同的解码器级30、40描述了所述处理，但仍可进行一些 优化。由于突发错误不能扩散超过一个已知字节，所以对在多级维特 比解码器的较后级，具有长追溯深度并不有利。只有从已知状态的一 个新部分开始，到已知状态的前一部分的追溯的结果是有利的。就操 作字节(8比特)的RS解码器和6比特卷积编码器存储深度而言，一 个连续错误包仅有14个未知状态(并且这些中的一些状态不完全是自 由的)。对于两个连续错误包来说，将有22个未知状态，依此类推。 这意味着对于较后的迭代，改进维特比解码器的反向读取长度可以被 大幅降低而极少性能损失。
通过利用上文所述的改进维特比方案，本发明对用于级联模式的 传统解码器提供了性能上的改进。这种改进不要求改变编码器或其操 作模式。
其它FEC模式，如数字视频广播(DVB)，数字卫星新闻采集 (DSNG)和8级残留边带(8VSB)，均具有一种内部格栅结构码，也 可受益于本发明。