数据处理装置和数据处理方法 |
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| 申请号 | CN201480051421.5 | 申请日 | 2014-09-12 | 公开(公告)号 | CN105556858A | 公开(公告)日 | 2016-05-04 |
| 申请人 | 索尼公司; | 发明人 | 篠原雄二; 山本真纪子; | ||||
| 摘要 | 本技术涉及一种 数据处理 装置以及一种数据处理方法，其能够提供具有良好的误码率的LDPC码。LDPC 编码器 使用具有16200比特的码长度以及12/15的码率的LDPC码编码。所述LDPC码包含信息位和奇偶校验位，并且用于所述LDPC码的奇偶校验矩阵(H)包括与所述LDPC码的信息位对应的信息矩阵部分以及与所述奇偶校验位对应的奇偶校验矩阵部分。所述奇偶校验矩阵(H)的信息矩阵部分由奇偶校验矩阵初始值表格表示，所述表格表示每360列的所述信息矩阵部分的1元素的 位置 。在执行LDPC编码和LDPC解码时，可以应用本技术。 | ||||||
| 权利要求 | 1.一种数据处理装置，包括： |
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| 说明书全文 | 数据处理装置和数据处理方法技术领域[0001] 本技术涉及一种数据处理装置以及一种数据处理方法。具体而言，本技术涉及一种数据处理装置以及一种数据处理方法，其能够在使用LDPC码的数据传输中提供优异的通信质量。 背景技术[0002] LDPC(低密度奇偶校验)码具有高纠错功能，并且近年来，LDPC码广泛地用于包括数字广播的传输方案中，例如，在欧洲使用的数字视频广播(DVB)-S.2、DVB-T.2、DVB-C.2、ATSC(高级电视系统委员会)3.0，例如，(例如，参照非专利文献1)。 [0003] 通过最新研究，在使其码长度以及涡轮码等更长时，LDPC码可获得接近香农极限的性能。由于具有最小的距离与码长度成比例的特性，所以作为其特征，LDPC码具有以下优点：其块错误概率特征优异并且很少发生在涡轮码等的解码特征中观察到的所谓错误平层现象。 [0004] 非专利文献1：DVB-S.2:ETSI EN 302 307 V1.2.1(2009-08)发明内容 [0005] 本发明要解决的问题 [0007] 如上所述使用LDPC码的数据传输遍布全世界。非常需要提供优异的通信质量。 [0008] 鉴于以上情况，并且为了在使用LDPC码的数据传输中提供优异的通信质量，构成本技术。 [0009] 解决问题的方式 [0010] 根据本技术的第一数据处理装置/数据处理方法包括编码器/编码步骤，根据LDPC(低密度奇偶校验)码的奇偶校验矩阵将信息位编码成码长度为16200比特并且码率为12/15的LDPC码，所述LDPC码包括信息位和奇偶校验位，所述奇偶校验矩阵包括与信息位对应的信息矩阵部分以及与奇偶校验位对应的奇偶校验矩阵部分，所述信息矩阵部分由奇偶校验矩阵初始值表格表示，并且所述奇偶校验矩阵初始值表格是指示每360列的信息矩阵部分的元素1的位置的表格，如下： [0011] [0012] [0013] 在第一数据处理装置/数据处理方法中，根据LDPC(低密度奇偶校验)码的奇偶校验矩阵将信息位编码成码长度为16200比特并且码率为12/15的LDPC码。所述LDPC码包括信息位和奇偶校验位。所述奇偶校验矩阵包括与信息位对应的信息矩阵部分以及与奇偶校验位对应的奇偶校验矩阵部分。所述信息矩阵部分由奇偶校验矩阵初始值表格表示。所述奇偶校验矩阵初始值表格是指示每360列的信息矩阵部分的元素1的位置的表格，如下： [0014] [0015] [0016] [0017] 根据本技术的第二数据处理装置/数据处理方法包括解码器/解码步骤，解码从传输装置中传输的数据中提供的LDPC(低密度奇偶校验)码，所述LDPC码包括编码器，所述编码器根据LDPC(低密度奇偶校验)码的奇偶校验矩阵将信息位编码成码长度为16200比特并且码率为12/15的LDPC码，所述LDPC码包括信息位和奇偶校验位，所述奇偶校验矩阵包括与信息位对应的信息矩阵部分以及与奇偶校验位对应的奇偶校验矩阵部分，所述信息矩阵部分由奇偶校验矩阵初始值表格表示，并且所述奇偶校验矩阵初始值表格是指示每360列的信息矩阵部分的元素1的位置的表格，如下 [0018] [0019] [0020] 在第二数据处理装置/数据处理方法中，解码的从传输装置中传输的数据中提供的LDPC(低密度奇偶校验)码包括编码器，所述编码器根据LDPC(低密度奇偶校验)码的奇偶校验矩阵将信息位编码成码长度为16200比特并且码率为12/15的LDPC码。所述LDPC码包括信息位和奇偶校验位。所述奇偶校验矩阵包括与信息位对应的信息矩阵部分以及与奇偶校验位对应的奇偶校验矩阵部分。所述信息矩阵部分由奇偶校验矩阵初始值表格表示。所述奇偶校验矩阵初始值表格是指示每360列的信息矩阵部分的元素1的位置的表格，如下[0021] [0022] [0023] [0024] 要注意的是，数据处理装置可以是独立装置或者是配置一个装置的内部区块。 [0025] 本发明的效应 [0026] 根据本技术，可以在使用LDPC码的数据传输中提供优异的通信质量。 [0028] 图1为示出LDPC码的奇偶校验矩阵H的示图； [0029] 图2为示出LDPC码的解码序列的流程图； [0030] 图3为示出LDPC码的奇偶校验矩阵的一个实例的示图； [0031] 图4为示出奇偶校验矩阵的Tanner图的示图； [0032] 图5为示出变量节点的示图； [0033] 图6为示出校验节点的示图； [0034] 图7为示出本技术适用的传输系统的一个实施方式的配置实例的示图； [0035] 图8为示出传输装置11的配置实例的方框图； [0036] 图9为示出位交织器116的配置实例的方框图； [0037] 图10为示出奇偶校验矩阵的示图； [0038] 图11为示出奇偶矩阵的示图； [0039] 图12为示出在标准DVB-S.2中规定的LDPC码的奇偶校验矩阵的示图； [0040] 图13为示出在DVB-S.2标准中规定的LDPC码的奇偶校验矩阵的示图； [0041] 图14为示出16QAM的信号点星座的示图； [0042] 图15为示出64QAM的信号点星座的示图； [0043] 图16为示出64QAM的信号点星座的示图； [0044] 图17为示出64QAM的信号点星座的示图； [0045] 图18为示出在DVB-S.2标准中规定的信号点星座的示图； [0046] 图19为示出在DVB-S.2标准中规定的信号点星座的示图； [0047] 图20为示出在DVB-S.2标准中规定的信号点星座的示图； [0048] 图21为示出在DVB-S.2标准中规定的信号点星座的示图； [0049] 图22为示出多路分用器25的处理的示图； [0050] 图23为示出多路分用器25的处理的示图； [0051] 图24为示出用于解码LDPC码的Tanner图的示图； [0052] 图25为示出具有阶梯结构的奇偶矩阵HT以及与奇偶矩阵HT对应的Tanner图的示图； [0053] 图26为示出在奇偶交织之后与LDPC码对应的奇偶校验矩阵H的奇偶矩阵HT的示图； [0054] 图27为示出转换奇偶校验矩阵的示图； [0055] 图28为示出列扭转交织器24的处理的示图； [0056] 图29为示出列扭转交织所需要的存储器31的列数以及写入开始位置的地址的示图； [0057] 图30为示出列扭转交织所需要的存储器31的列数以及写入开始位置的地址的示图； [0058] 图31为示出由位交织器116和映射器117执行的处理的流程图； [0059] 图32为示出在模拟中采用的通信信道的模型的示图； [0060] 图33为示出在由模拟获得的误码率与颤动的多普勒频率fd之间的关系的示图； [0061] 图34为示出在由模拟获得的误码率与颤动的多普勒频率fd之间的关系的示图； [0062] 图35为示出LDPC编码器115的配置实例的方框图； [0063] 图36为示出LDPC编码器115的处理的流程图； [0064] 图37为示出奇偶校验矩阵初始值表格的实例的示图，其中，码率是1/4并且码长度是16200； [0065] 图38为示出从奇偶校验矩阵初始值表格中获得奇偶校验矩阵H的方法的示图； [0066] 图39为示出奇偶校验矩阵初始值表格的实例的示图，其中，r＝12/15以及16k代码； [0067] 图40为示出度序列的整体的Tanner图的实例的示图，其中，列权重是3并且行权重是6； [0068] 图41为示出多矢线型的整体的Tanner图的实例的示图； [0069] 图42为示出r＝12/15的16k代码的奇偶校验矩阵的最小循环长度和性能阈值的示图； [0070] 图43为示出r＝12/15的16k代码的奇偶校验矩阵的示图； [0071] 图44为示出r＝12/15的16k代码的奇偶校验矩阵的示图； [0072] 图45为示出BER/FER的测量的模拟结果的示图； [0073] 图46为示出接收装置12的配置实例的方框图； [0074] 图47为示出位解交织器165的配置实例的方框图； [0075] 图48为示出由解映射器164、位解交织器165以及LDPC解码器166执行的处理的流程图； [0076] 图49为示出LDPC码的奇偶校验矩阵的一个实例的示图； [0077] 图50为示出通过给奇偶校验矩阵应用行置换和列置换所获得的矩阵(转换奇偶校验矩阵)的示图； [0078] 图51为示出分成5×5单位的转换奇偶校验矩阵的示图； [0079] 图52为示出共同执行P节点运算的解码装置的配置实例的方框图； [0080] 图53为示出LDPC解码器166的配置实例的方框图； [0081] 图54为示出配置位解交织器165的多路复用器54的处理的示图； [0082] 图55为示出列扭转解交织器55的处理的示图； [0083] 图56为示出位解交织器165的另一个配置实例的方框图； [0084] 图57为示出接收装置12可以适用的接收系统的第一配置实例的方框图； [0085] 图58为示出接收装置12可以适用的接收系统的第二配置实例的方框图； [0086] 图59为示出接收装置12可以适用的接收系统的第三配置实例的方框图； [0087] 图60为示出本技术适用的计算机的一个实施方式的配置实例的方框图。 具体实施方式[0088] 在后文中，描述本技术的示例性实施方式。在此之前，描述LDPC码。 [0089] [0090] LDPC码是线性代码，并且不需要是二进制代码；然而，在本文中描述，假设这是二进制代码。 [0091] LDPC码的最大特征在于，限定LDPC码的奇偶校验矩阵稀疏。在本文中，稀疏矩阵是矩阵，其中，矩阵的元素“1”的数量非常小(大部分元素是0)。 [0092] 图1是示出LDPC码的奇偶校验矩阵H的一个实例的示图。 [0093] 在图1的奇偶校验矩阵H中，每列的权重(列权重)(“1”的数量)变成“3”，并且每行的权重(行权重)变成“6”。 [0094] 在使用LDPC码编码(LDPC编码)时，例如，通过根据奇偶校验矩阵H生成发生器矩阵G，并且使发生器矩阵G乘以二进制信息位，来生成码字(LDPC码)。 [0095] 具体而言，执行LDPC编码的编码装置首先计算发生器矩阵G，在生成矩阵G与奇偶校验矩阵H的转置矩阵HT之间满足方程式GHT＝0。在本文中，在发生器矩阵G是K×N矩阵时，编码装置使K位的位列(向量u)乘以发生器矩阵G，以生成由N位配置的码字c(＝uG)。通过预定的通信信道，在接收侧，接收由编码装置生成的码字(LDPC码)。 [0096] 由Gallager建议的称为概率解码的算法可执行LDPC码的解码，即，在由变量节点(也称为消息节点)和校验节点配置的所谓的Tanner图上通过置信传播的消息传递算法。在后文中，变量节点和校验节点适当地简称为节点。 [0097] 图2是示出LDPC码的解码的程序的流程图。 [0098] 在后文中，表示由对数似然比在接收侧上接收的LDPC码(一个码字)的第i个码位的值“0”的似然的实际值(接收的LLR)适当地称为接收值u0i。从校验节点中输出的消息设置为uj，并且从变量节点中输出的消息设置为vi。 [0099] 首先，在解码LDPC码时，如在图2中所示，在步骤S11中，接收LDPC码，消息(校验节点消息)uj初始化为“0”，将作为用作重复处理的计数器的整数的变量k初始化为“0”，并且该过程继续进入步骤S12。在步骤S12中，根据通过接收LDPC码获得的接收值u0i，由在方程式(1)中表示的运算(变量节点运算)，获得消息(变量节点消息)vi，并且根据消息vi，由在方程式(2)中表示的运算(校验节点运算)，获得消息uj。 [0100] 【方程式1】 [0101] [0102] 【方程式2】 [0103] [0104] 在本文中，在方程式(1)和(2)中的dv和dc是参数，表示可选地选择的在奇偶校验矩阵H的竖直方向(列)和水平方向(行)的“1”的数量。例如，在如图1中所示，规定在用于列权重为3并且行权重为6的奇偶校验矩阵H的LDPC码((3、6)LDPC码)的情况下，dv＝3和dc＝6。 [0105] 在方程式(1)的变量节点运算和方程式(2)的校验节点运算中，从输出消息的矢线(edge)(使变量节点和校验节点彼此连接的线路)中输入的消息并非运算目标，以便运算范围是1到dv–1或0到dc–1。而且，提前产生在由一个输出相对于两个输入v1和v2限定的方程式(3)中表示的函数R(v1、v2)的表格并且连续地(递归地)使用该表格，如在方程式(4)中所表示的，用于实际上执行在方程式(2)中的校验节点运算。 [0106] 【方程式3】 [0107] x＝2tanh-1{tanh(v1/2)tanh(v2/2)}＝R(v1，v2) (3) [0108] [0109] 在步骤S12中，变量k增加1，并且程序移动到步骤S13。在步骤S13中，判断变量k是否大于预定的重复解码次数C。在步骤S13中判断变量k不大于C时，程序返回步骤S12，并且在后文中，重复该过程。 [0110] 而且，在步骤S13中判断变量k大于C时，程序移动到步骤S14，以执行在方程式(5)中表示的运算，以便获得作为最后输出的解码结果的消息vi，以输出该消息，并且LDPC码的解码处理结束。 [0111] 【方程式5】 [0112] [0113] 在本文中，使用与变量节点连接的所有矢线的消息uj，执行在方程式(5)中的运算，与方程式(1)的变量节点运算不同。 [0114] 图3是示出(3、6)LDPC码的奇偶校验矩阵H的一个实例(码率是1/2并且码长度是12)的示图。 [0115] 在图3的奇偶校验矩阵H中，列的权重是3，并将行的权重是6，与在图1中一样。 [0116] 图4是示出在图3中的奇偶校验矩阵H的Tanner图。 [0117] 在本文中，在图4中，校验节点由加号“+”表示，并且变量节点由等号“＝”表示。校验节点和变量节点分别与奇偶校验矩阵H的行和列对应。在校验节点和变量节点之间的连接是矢线，与奇偶校验矩阵的元素“1”对应。 [0118] 即，在奇偶校验矩阵的第j行第i列元素是1时，在图4中，顶部的第i个变量节点(“＝”的节点)以及顶部的第j个校验节点(“+”的节点)由矢线彼此连接。矢线指示与变量节点对应的码位具有与校验节点对应的约束条件。 [0119] 在作为LDPC码的解码方法的和积算法中，重复执行变量节点运算和校验节点运算。 [0120] 图5是示出了在变量节点中执行的变量节点运算的示图。 [0121] 在变量节点中，由在表达式(1)中的变量节点运算使用连接至变量节点的其他矢线的消息u1和u2以及接收值u01获得要计算的与矢线对应的消息vi。同样获得与另一个矢线对应的消息。 [0122] 图6示出了在校验节点中执行的校验节点运算。 [0123] 在本文中，可使用方程式a×b＝exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)的关系重写方程式(2)的校验节点运算，作为方程式(6)。在x≥0时，sign(x)是1，并且在满足x<0时，sign(x)是-1。 [0124] 【方程式6】 [0125] [0126] 在满足x≥0时，在函数φ(x)由方程式φ(x)＝ln(tanh(x/2))限定时，满足方程式φ-1(x)＝2tanh-1(e-x)。为此，方程式(6)可变形为方程式(7)。 [0127] 【方程式7】 [0128] [0129] 在校验节点中，根据方程式(7)，执行方程式(2)的校验节点运算。 [0130] 即，在校验节点中，如图6中所示，由在方程式(7)中的校验节点运算使用连接至校验节点的其他矢线的消息v1、v2、v3、v4以及v5获得要计算的与矢线对应的消息uj。同样获得与另一个矢线对应的消息。 [0131] 在满足x>0时，在方程式(7)中的函数φ(x)可由方程式φ(x)＝ln((ex+1)/(ex-1))以及φ(x)＝φ-1(x)表示。在函数φ(x)和φ-1(x)在硬件中实现时，具有使用LUT(查找表)实现的情况，并且相同的LUT用于这两个函数。 [0132] <本技术适用的传输系统的配置实例> [0133] 图7示出本技术适用的传输系统(术语“系统”旨在表示多个装置的逻辑组件，并且与每个配置的装置是否在相同的外壳内无关)的一个实施方式的配置实例。 [0134] 在图7中，传输系统由传输装置11和接收装置12配置。 [0135] 传输装置11传输(广播)(传输)电视广播的节目。即，传输装置11要传输的目标数据(例如，图像数据和视频数据)作为节目编码成(例如)LDPC码，并且通过通信信道13传输，例如，卫星电路、地面波以及电缆(有线电路)。 [0136] 接收装置12接收通过通信信道13从传输装置11中传输的LDPC码，并且将LDPC码解码成目标数据，以输出目标数据。 [0137] 在本文中，众所周知，在图7中的传输系统中使用的LDPC码在AWGN(加性高斯白噪声)通信信道中显示了非常高的能力。 [0138] 然而，在通信信道13中，可能生成突发错误和删除，例如，地面波。例如，尤其在通信信道13是地面波时，例如，在OFDM(正交频分多路复用)系统内，具有以下情况：在D/U(期望信号与不期望信号之比)是0dB(不期望的(＝回声)的功率等于期望的(＝主要路径)的功率)的多路径环境下，根据回声(除了主要路径以外的路径)的延迟，特定符号的功率达到0(删除)。 [0139] 具有以下情况：在颤动中(增加延迟是0的多普勒频移的回声的通信信道)，在D/U也是0dB时，在特定时间的OFDM的所有符号的功率通过多普勒频率达到0(删除)。 [0140] 进一步，由于从接收器(未显示)(例如，从传输装置11中接收信号的天线)到接收装置12的布线状态以及在接收装置12的侧边的接收装置12的电源的不稳定性，所以可能发生突发错误。 [0141] 另一方面，在LDPC码的解码中，在与奇偶校验矩阵H的列对应的变量节点中并且最终在LDPC码的码位中，如上面在图5中所示，执行在方程式(1)中的变量节点运算，包括增加LDPC码的码位(其接收值u0i)，以便在用于变量节点运算中的码位中发生错误时，获得的消息的精度退化。 [0142] 在LDPC码的解码中，在校验节点中，使用在连接至校验节点的变量节点中获得的消息，执行在方程式(7)中的校验节点运算，以便在与其连接的多个变量节点(与其对应的LDPC码的码位)同时具有错误(包括删除)的校验节点的数量增大时，解码性能退化。 [0143] 即，在同时连接至校验节点的两个或多个变量节点中发生删除时，例如，校验节点将表示值是0的概率和值1的概率相等的消息返回给所有变量节点。在这种情况下，返回相等概率的消息的校验节点不利于单个解码处理(一组变量节点运算和校验节点运算)。结果，这需要多次重复解码处理，以便解码性能退化，并且进一步，解码LDPC码的接收装置12的功耗增大。 [0144] 因此，在图7的传输系统配置为提高对突发错误和删除的抵抗，同时保持在AWGN通信信道(AWGN信道)内的性能。 [0145] 【传输装置11的配置实例】 [0146] 图8为示出在图7中的传输装置11的配置实例的方框图。 [0147] 在传输装置11中，将作为目标数据的一个或多个输入流供应给模式自适应/多路复用器111。 [0148] 模式自适应/多路复用器111选择模式，多路复用给其供应的一个或多个输入流，并且将所获得的数据作为结果供应给垫整电容器112。 [0149] 垫整电容器(padder)112对从模式自适应/多路复用器111中供应的数据执行必要的零填充(插入空值)，并且将所获得的数据作为结果供应给BB扰频器113。 [0150] BB扰频器113对来自垫整电容器112的数据应用BB加扰(基带加扰)，并且将所获得的数据作为结果供应给BCH编码器114。 [0151] BCH编码器114执行来自BB扰频器113的数据的BCH编码，并且将所获得的数据作为结果供应给LDPC编码器115，作为是LDPC编码目标的LDPC目标数据。 [0152] LDPC编码器115根据奇偶校验矩阵执行来自BCH编码器114的LDPC目标数据的LDPC编码，其中，作为与LDPC码的奇偶校验位对应的一部分的奇偶矩阵具有阶梯结构，并且输出LDPC码，其中，信息位是LDPC目标数据。 [0153] 即，LDPC编码器115执行LDPC编码，以将LDPC目标数据编码成LDPC码(与奇偶校验矩阵对应)，例如，在DVB-S.2标准、DVB-T.2标准以及DVB-C.2标准等预定的标准中规定的LDPC码、或者预定的LDPC码(与奇偶校验矩阵对应)，并且输出所获得的预定LDPC码，作为结果。 [0154] 在DVB-S.2标准、DVB-T.2标准或DVB-C.2标准中规定的LDPC码是IRA(非规则重复累加)码，并且在LDPC码的奇偶校验矩阵中的奇偶矩阵具有阶梯结构。稍后描述奇偶矩阵和阶梯结构。例如，在2000年9月的Proceedings of 2nd International Symposium on Turbo codes and Related Topics的第1-8页中，在作者为H.Jin、A.Khandekar以及R.J.McEliece的“Irregular Repeat-Accumulate Codes”中，描述了IRA码。 [0155] 将由LDPC编码器115输出的LDPC码供应给位交织器116。 [0156] 位交织器116执行来自LDPC编码器115的LDPC码的稍后描述的位交织，并且在位交织之后，将LDPC码供应给映射器117。 [0157] 映射器117将从位交织器116中供应的LDPC码映射在信号点上，表示在LDPC码的一个或多个码位的单元(符号单元)中的正交调制的一个符号，以执行正交调制(多级调制)。 [0158] 即，映射器117在由调制方案限定的信号点上映射来自位交织器116的LDPC码，用于在由表示与载波同相的I分量的I轴以及表示与载波正交的Q分量的Q轴限定的IQ平面(IQ星座)上执行LDPC码的正交调制，并且执行正交调制。 [0159] 在本文中，由映射器117执行的正交调制的调制方案包括调制方案(例如，包括在DVB-S.2、DVB-T.2以及DVB-C.2标准中规定的调制方案)以及其他调制方案，即，例如，BPSK(二进制相移键控)、QPSK(正交相移键控)、8PSK(相移键控)、16APSK(幅度相移键控)、32APSK、16QAM(正交调幅)、64QAM、256QAM、1024QAM、4096QAM、4PAM(脉冲幅度调制)等。例如，根据传输装置11的运算符的运算，提前设置由映射器117执行正交调制的调制方案。 [0160] 将由映射器117通过处理获得的数据(映射在信号点上的符号)供应给时间交织器118。 [0161] 时间交织器118在来自映射器117的数据(符号)的符号单元中执行时间交织(在时间方向交织)，并且将所获得的数据作为结果供应给SISO/MISO(单输入单输出/多输入单输出)编码器119。 [0162] SISO/MISO编码器119对来自时间交织器118的数据(符号)执行时空编码，以将数据供应给频率交织器120。 [0164] 另一方面，例如，将用于传输控制的控制数据(信令)(例如，基带信令、BB报头等)供应给BCH编码器121。 [0165] BCH编码器121通过与BCH编码器114相同的方式，执行给其供应的控制数据的BCH编码，并且将所获得的数据作为结果供应给LDPC编码器122。 [0166] LDPC编码器122通过与LDPC编码器115相同的方式，执行作为LDPC目标数据的来自BCH编码器121的数据的LDPC编码，并且将所获得的LDPC码作为结果供应给映射器123。 [0167] 映射器123将来自LDPC编码器122的LDPC码映射在信号点上，表示在LDPC码的一个或多个码位的单元(符号单元)中的正交调制的一个符号，以执行正交调制，并且通过与映射器117相同的方式，将所获得的数据(符号)作为结果供应给频率交织器124。 [0168] 频率交织器124在符号单元中执行来自映射器123的数据(符号)的频率交织，以通过与频率交织器120相同的方式，供应给帧构建器&资源分配131。 [0169] 帧构建器&资源分配131将导频符号插入来自频率交织器120和124的数据(符号)的必要位置内，并且构成帧，所述帧由来自作为结果获得的数据(符号)的预定数量的符号(例如，PL(物理层)帧、T2帧、C2帧等)等配置，以供应给OFDM生成132。 [0170] OFDM生成132从帧构建器&资源分配131的帧中生成对应于该帧的OFDM信号，并且通过通信信道13传输OFDM信号(图7)。 [0171] 传输装置11可配置为不包括在图8中显示的一些模块，例如，时间交织器118、SISO/MISO编码器119、频率交织器120以及频率交织器124。 [0172] 图9示出了在图8中的位交织器116的一个配置实例。 [0173] 位交织器116具有交织数据的功能，并且由奇偶交织器23、列扭转交织器24以及多路分用器(DEMUX)25配置。位交织器116可配置为没有奇偶交织器23和/或列扭转交织器24。 [0174] 奇偶交织器23执行奇偶交织，以将来自LDPC编码器115的LDPC码的奇偶校验位交织到另一个奇偶校验位的位置内，并且在奇偶交织之后，将LDPC码供应给列扭转交织器24。 [0175] 列扭转交织器24执行来自奇偶交织器23的LDPC码的列扭转交织，并且在列扭转交织之后，将LDPC码供应给多路分用器25。 [0176] 即，在图8中的映射器117将LDPC码的一个或多个码位映射在表示正交调制的一个符号的信号点上，以传输LDPC码。 [0177] 例如，列扭转交织器24执行稍后描述的列扭转交织，作为用于重新排列来自奇偶交织器23的LDPC码的码位的重新排列处理，以便在一个符号内不包括在由LDPC编码器115使用的可选的一行奇偶校验矩阵中与1对应的LDPC码的多个码位。 [0178] 多路分用器25通过执行交换处理，以交换作为来自列扭转交织器24的LDPC码的符号的LDPC码的两个或多个码位的位置，来获得LDPC码，其中，增强对AWGN的容忍。然后，多路分用器25将由交换处理获得的LDPC码的两个或多个码位作为符号供应给映射器117(图8)。 [0179] 图10示出了在图8中的由LDPC编码器115用于LDPC编码的奇偶校验矩阵H。 [0180] 奇偶校验矩阵H具有LDGM(低密度生成矩阵)结构，并且这可通过与在LDPC码的码位之中的信息位对应的部分的信息矩阵HA以及与奇偶校验位对应的奇偶矩阵HT由方程式H＝[HA|HT](左元素是信息矩阵HA的元素并且右元素是奇偶矩阵HT的元素的矩阵)表示。 [0181] 在本文中，在一个LDPC码(一个码字)的码位之中的信息位的数量以及奇偶校验位的数量分别称为信息长度K和奇偶长度M，并且一个LDPC码的码位的数量称为码长度N(＝K+M)。 [0182] 根据码率确定具有某个码长度N的LDPC码的信息长度K和奇偶长度M。奇偶校验矩阵H是M×N(行×列)矩阵。信息矩阵HA是M×K矩阵，并且奇偶矩阵HT是M×M矩阵。 [0183] 图11示出了在DVB-S.2、DVB-T.2以及DVB-C.2标准中规定的LDPC码的奇偶校验矩阵H的奇偶矩阵HT。 [0184] 在DVB-T.2标准中规定的LDPC码的奇偶校验矩阵H的奇偶矩阵HT具有更低的双对角矩阵，其中，1的元素通过所谓的逐步方式设置，如在图11中所示。奇偶矩阵HT的行权重对于第一行是1，并且对于所有其他行是2。列权重对于最后一列是1，并且对于所有其他列是2。 [0185] 如上所述，使用奇偶校验矩阵H，可容易地生成奇偶矩阵HT具有阶梯结构的奇偶校验矩阵H的LDPC码。 [0186] 即，LDPC码(一个码字)由行向量c表示，并且通过移项行向量获得的列向量由CT表示。作为LDPC码的行向量c的一部分信息位由行向量A表示，并且奇偶校验位的一部分由行向量T表示。 [0187] 在这种情况下，行向量c可通过作为信息位的行向量A以及作为奇偶校验位的行向量T由方程式c＝[A|T]表示(行向量，其中，左元素是行向量A的元素，并且右元素是行向量T的元素)。 [0188] 奇偶校验矩阵H以及作为LDPC码的行向量c＝[A|T]需要满足方程式HcT＝0，并且在奇偶校验矩阵H＝[HA|HT]的奇偶矩阵HT具有在图11中显示的阶梯结构时，通过按照从在T T表达式Hc＝0中的列向量Hc的第一行的元素开始的顺序，将每行的元素设为0，可以依次获得作为配置满足这种方程式HcT＝0的行向量c＝[A|T]的奇偶校验位的行向量T。 [0189] 图12是在DVB-T.2标准中规定的LDPC码的奇偶校验矩阵H的示图。 [0190] 在DVB-T.2标准中规定的LDPC码的奇偶校验矩阵H中，列权重对于第1列到第KX列是X，列权重对于随后的K3列是3，列权重对于随后的M-1列是2，并且列权重对于最后一列是1。 [0191] 在本文中，KX+K3+M–1+1等于码长度N。 [0192] 图13为对于在DVB-T.2标准中规定的LDPC码的每个码率r示出列数KX、K3以及M以及列权重X的示图。 [0193] 在DVB-T.2标准中，规定码长度N为64800位以及16200位的LDPC码。 [0194] 对于码长度N为64800位的LDPC码，规定11个码率(额定速率)1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9以及9/10。对于码长度N为16200位的LDPC码，规定10个码率1/4、1/ 3、2/5、1/2、3/5、2/3、3/4、4/5、5/6以及8/9。 [0195] 在后文中，64800位的码长度N也称为64k位，并且16200位的码长度N称为16k位。 [0196] 关于LDPC码，众所周知，与列对应的码位的误码率更低，其中，奇偶校验矩阵H的列权重更大。 [0197] 在图12和图13中显示的DVB-T.2标准中规定的奇偶校验矩阵H中，与顶部(最左边)列更接近的列的列权重往往更大，因此，关于与奇偶校验矩阵H对应的LDPC码，与顶部码更接近的码位往往对于错误更容忍(抵抗错误)，并且与最后的码位更接近的码位往往对于错误不太容忍。 [0198] 图14示出了在图8中由映射器117执行16QAM的情况下在16个符号(与其对应的信号点)的IQ平面上的设置。 [0199] 即，图14A示出了DVB-T.2的16QAM的符号。 [0200] 在16QAM中，一个符号由4位表示，并且具有16个符号(＝24)。围绕IQ平面的原始点，16个符号在I方向×Q方向设置为4×4方形。 [0201] 假设从由一个符号表示的位串的最高位开始的第(i+1)位表示为位yi，那么由16QAM的一个符号表示的4位可依次表示为y0、y1、y2以及y3，从最高位开始。在调制方案是 16QAM时，使LDPC码的4个码位成为4位y0到y3的符号(符号值)(符号化)。 [0202] 图14B示出了由16QAM的符号表示的4位(在后文中也称为符号位)y0到y3中的每个的位边界。 [0203] 在本文中，符号位yi(在图14中，i＝0、1、2、3)的位边界旨在表示在符号位yi是0的符号与符号位yi是1的符号之间的边界。 [0204] 如图14B中所示，关于在由16QAM的符号表示的4个符号位y0到y3之中的最高阶符号位y0，在IQ平面的Q轴上，具有仅仅一个位边界，并且关于第二符号位y1(第二最高位)，在IQ平面的I轴上，具有仅仅一个位边界。 [0205] 关于第三符号位y2，位边界位于两个部分上，这两个部分是在4×4符号的左边的第一与第二列之间的部分以及在左边的第三与第四列之间的部分。 [0206] 进一步，关于第四符号位y3，位边界位于两个部分上，这两个部分是在4×4符号的顶部的第一与第二行之间的部分以及在顶部的第三与第四行之间的部分。 [0207] 在远离位边界的符号的数量更大时，由符号表示的符号位yi中不太可能具有错误(错误概率更低)，并且在更接近位边界的符号的数量更大时，这可能具有错误(错误概率高)。 [0208] 如果不太可能具有错误的位(容错)称为“强位”并且可能具有错误的位(容错性低)称为“弱位”，那么关于16QAM的符号的4个符号位y0到y3，最高阶符号位y0和第二符号位y1是强位，并且第三符号位y2和第四符号位y3是弱位。 [0209] 图15到图17示出了在图8中由映射器117执行64QAM时在64个符号(与其对应的信号点)的IQ平面上的设置，即，在DVB-T.2中的16QAM的符号。 [0210] 在64QAM中，一个符号表示6位，并且具有64个符号(＝26)。围绕IQ平面的原始点，64个符号在I方向×Q方向设置为8×8方形。 [0211] 64QAM的一个符号的符号位可表示为位y0、y1、y2、y3、y4以及y5，从最高位开始。在调制方案是64QAM时，使LDPC码的6码位成为6个符号位y0到y5的符号。 [0212] 在本文中，图15分别示出了在64QAM的符号的符号位y0到y5之中的最高阶符号位y0和第二符号位y1中的每个的位边界，图16示出了第三符号位y2和第四符号位y3的每个的位边界，并且图17示出了第五符号位y4和第六符号位y5中的每个的位边界。 [0213] 如图15中所示，位边界位于最高阶符号位y0和第二符号位y1的一个部分上。而且，如图16中所示，位边界位于第三符号位y2和第四符号位y3的两个部分上，并且如图17中所示，位边界位于第五符号位y4和第六符号位y5的四个部分上。 [0214] 因此，关于64QAM的符号的符号位y0到y5，最高阶符号位y0和第二符号位y1是强位，并且第三符号位y2和第四符号位y3是次强位。第五符号位y4和第六符号位y5是弱位。 [0215] 从图14中并且进一步从图15到17中，要理解的是，关于正交调制的符号的符号位，高位往往是强位，并且低位往往是弱位。 [0216] 图18为示出在卫星电路用作通信信道13(图17)并且在图8中的映射器117中执行QPSK时4个符号(与其对应的信号点)设置在IQ平面上的实例的示图，即，在DVB-S.2中规定的信号点星座。 [0217] 在DVB-S.2的QPSK中，符号映射到在圆圈的圆周上的4个信号点的任一个中，其中，半径ρ是以在IQ平面上的原点为中心的1。 [0218] 图19为示出在卫星电路用作通信信道13(图17)并且在图8中的映射器117中执行8PSK时8个符号设置在IQ平面上的实例的示图，即，DVB-S.2的8PSK的信号点星座。 [0219] 在DVB-S.2的8PSK中，符号映射到在圆圈的圆周上的8个信号点的任一个中，其中，半径ρ是以在IQ平面上的原点为中心的1。 [0220] 图20为示出在卫星电路用作通信信道13(图17)并且在图8中的映射器117中执行16APSK时16个符号设置在IQ平面上的实例的示图，即，DVB-S.2的16APSK的信号点星座。 [0221] 图20A示出了DVB-S.2的16APSK的星座。 [0222] 在DVB-S.2的16APSK中，符号映射到总共16个信号点的任一个中，即，在半径R1以在IQ平面上的原点为中心的圆圈的圆周上的4个信号点以及在半径是R2(>R1)的圆圈的圆周上的12个信号点。 [0223] 图20B示出了在DVB-S.2的16APSK的星座中的半径比γ＝半径R2/半径R1。 [0224] 在DVB-S.2的16APSK的星座中，半径R2和半径R1的半径比γ对于每个码率不同。 [0225] 图21为示出在卫星电路用作通信信道13(图17)并且在图8中的映射器117中执行32APSK时32个符号设置在IQ平面上的实例的示图，即，DVB-S.2的32APSK的信号点星座。 [0226] 图21A示出了DVB-S.2的32APSK的星座。 [0227] 在DVB-S.2的32APSK中，符号映射到总共32个信号点的任一个中，即，在半径R1以在IQ平面上的原点为中心的圆圈的圆周上的4个信号点、在半径是R2(>R1)的圆圈的圆周上的12个信号点、以及在半径是R3(>R2)的圆圈的圆周上的16个信号点。 [0228] 图21B示出了在DVB-S.2的32APSK的星座中的半径比γ1＝半径R2/半径R1以及半径比γ2＝半径R3/半径R1。 [0229] 在DVB-S.2的32APSK的星座中，半径R2和半径R1的半径比γ1对于每个码率不同。 [0230] 而且，关于在图18到图21中示出星座的DVB-S.2的正交调制符号(QPSK、8PSK、16APSK、32APSK)的符号位，与图14到图17中显示的情况一样，具有强位和弱位。 [0231] 在本文中，如在图12和图13中所示，从LDPC编码器115(图8)中输出的LDPC码包括容错的码位以及容错性低的码位。 [0232] 而且，如在图14到图21中所示，作为由映射器117执行的正交调制的符号的符号位，具有强位和弱位。 [0233] 因此，在将容错性低的LDPC码的码位分配给正交调制的符号的弱符号位，对错误的抵抗总体上退化。 [0234] 由此，建议交织器，该交织器交织LDPC码的码位，以便将不太容忍LDPC码的错误的码位分配给正交调制的符号的强位(符号位)。 [0235] 在图9中的多路分用器25可执行交织器的处理。 [0236] 图22是在图9中的多路分用器25的处理的示图。 [0237] 即，图22A示出了多路分用器25的功能配置实例。 [0238] 多路分用器25由存储器31和交换单元32配置。 [0239] 将LDPC编码器115的LDPC码供应给存储器31。 [0240] 存储器31具有储存容量，用于在行(横向)方向储存mb位并且在列(纵向)方向储存N/(mb)位，在列方向写入给其供应的LDPC码的码位，并且在行方向读取码位，以供应给交换单元32。 [0241] 在本文中，N(＝信息长度K+奇偶长度M)表示LDPC码的码长度，如上所述。 [0242] 而且，m表示成为一个符号的LDPC码的码位的位数，并且作为预定的正整数的b是用于获得m的整数倍的倍数。如上所述，多路分用器25使LDPC码的码位成为符号(符号化)；倍数b表示由多路分用器25的所谓单个符号化获得的符号的数量。 [0243] 图22A示出在调制方案是将符号映射到64个信号点的任一个中的64QAM的情况下的多路分用器25的配置实例，以便成为一个符号的LDPC码的码位的数量m是6。 [0244] 在图22A中，倍数b设置为1，以便存储器31具有N/(6×1)×(6×1)位的储存容量(在列方向×行方向)。 [0245] 在存储器31的列方向延伸的储存区域(在行方向具有1位)在后文中适当地称为列。在图22A中，存储器31由6(＝6×1)列配置。 [0246] 多路分用器25从左列到右列向下(在列方向)中从配置存储器31的列的顶部写入LDPC码的码位。 [0247] 在码位的写入在最右列的最低部分结束时，从配置存储器31的所有列的第一行在行方向在6位(mb位)的单元内读取码位，以供应给交换单元32。 [0248] 交换单元32执行交换处理，以交换存储器31的6个码位的位置，并且输出作为结果获得的6位，作为表示64QAM的一个符号的6个符号位y0、y1、y2、y3、y4以及y5。 [0249] 即，在行方向从存储器31中读取mb(在本文中，6)码位。并且在从存储器31中读取的mb码位的最高位的第i(i＝0,1,···,mb–1)位表示为位bi时，在行方向从存储器31中读取的6个码位可按照从最高位开始的顺序表示为位b0、b1、b2、b3、b4以及b5。 [0250] 根据在图12和13中显示的列权重的关系，在位b0的方向的码位是容错的码位，并且在位b5的方向的码位是容错性低的码位。 [0251] 交换单元32执行交换处理，以交换存储器31的6个码位b0到b5的位置，以便将在存储器31的6个码位b0到b5之中的容错性低的码位分配给在64QAM的一个符号的符号位y0到y5之中的强位。 [0252] 在本文中，作为交换存储器31的6个码位b0到b5并且将6个码位分配给表示64QAM的一个符号的6个符号位y0到y5的交换方案，很多公司建议各种方案。 [0253] 图22B示出了第一交换方案，图22C示出了第二交换方案，并且图22D示出了第三交换方案。 [0254] 在图22B到图22D中(以及在稍后描述的图23中)，连接位bi和yj的线段表示将码位bi分配给符号的符号位yj(与符号位yj的位置互换)。 [0255] 作为在图22B中的第一交换方案，建议采用三种交换方法中的任一种，并且作为在图22C中的第二交换方案，建议采用两种交换方法中的任一种。 [0256] 作为图22D的第三交换方案，建议从6种交换方法中依次选择使用。 [0257] 图23示出了在调制方案是将符号映射到64个信号点(因此，在一个符号上映射的LDPC码的码位的数量m是6位，与在图22中一样)的任一个中的64QAM并且倍数b设置为2并且调制方案是第四交换方案的情况下的多路分用器25的配置实例。 [0258] 在倍数b设置为2时，存储器31具有N/(6×2)×(6×2)位(在列方向×行方向)的储存容量并且由12(＝6×2)列配置。 [0259] 图23A示出了将LDPC码写入存储器31中的顺序。 [0260] 如图22中所示，多路分用器25从左列到右列向下(在列方向)中从配置存储器31的列的顶部写入LDPC码的码位。 [0261] 在码位的写入在最右列的最低部分结束时，从配置存储器31的所有列的第一行在行方向在12位(mb位)的单元内读取码位，以供应给交换单元32。 [0262] 交换单元32执行交换处理，以通过第四交换方案交换存储器31的12个码位的位置，并且输出作为结果获得的12位，作为表示64QAM的两个符号(b符号)的12位，即，表示64QAM的一个符号的6个符号位y0、y1、y2、y3、y4以及y5以及表示下一个符号的6个符号位y0、y1、y2、y3、y4以及y5。 [0263] 在本文中，图23B示出了由图23A中的交换单元32进行交换处理的第四交换方案。 [0264] 在倍数b设置为2时(以及设置为3时)，在交换处理中，将mb码位分配给连续b个符号的mb符号位。在后文中，也在图23中，为了方便描述，连续b个符号的mb符号位的最高位的第i+1位表示为位(符号位)yi。 [0265] 根据LDPC码的码率、码长度、调制方案等，合适的交换方法(即，在AWGN通信信道内进一步提高误码率的方法)不同。 [0266] <奇偶交织> [0267] 接下来，参照图24到图26，描述在图9中的奇偶交织器23的奇偶交织。 [0268] 图24示出了LDPC码的奇偶校验矩阵的Tanner图(其一部分)。 [0269] 如图24中所示，在同时连接至校验节点的多个(例如，2个)变量节点(与其对应的码位)中发生错误(例如，删除)时，校验节点将表示值是0的概率和值是1概率相等的消息返回给与校验节点连接的所有变量节点。因此，在同时连接至相同的校验节点的多个变量节点中同时发生删除等时，解码性能退化。 [0270] 在图8中由LDPC编码器115输出的DVB-S.2等标准中规定的LDPC码是IRA码，并且奇偶校验矩阵H的奇偶矩阵HT具有阶梯结构，如在图11中所示。 [0271] 图25示出了具有阶梯结构的奇偶矩阵HT以及与奇偶矩阵HT对应的Tanner图。 [0272] 即，图25A示出了具有阶梯结构的奇偶矩阵HT，并且图25B示出了与在图25A中的奇偶矩阵HT对应的Tanner图。 [0273] 在具有阶梯结构的奇偶矩阵HT中，1的元素在每行(除了第一行)中相邻。因此，在奇偶矩阵HT的Tanner图中，与奇偶矩阵HT的值是1的两个相邻元素的列对应的两个相邻变量节点与相同的校验节点连接。 [0274] 因此，在突发错误、删除等造成与两个相邻变量节点对应的奇偶校验位中同时发生错误时，与和发生错误的两个奇偶校验位对应的两个变量节点(使用奇偶校验位获得消息的变量节点)连接的校验节点将表示值是0的概率和值是1的概率相等的消息返回与校验节点连接的变量节点，据此，解码性能退化。在突发长度(连续发生错误的奇偶校验位的数量)增大时，返回相等概率的消息的校验节点的数量增大，并且解码性能进一步退化。 [0275] 因此，奇偶交织器23(图9)执行奇偶交织，以将LDPC编码器115的LDPC码的奇偶校验位交织到另一个奇偶校验位的位置，以防止解码性能的上述退化。 [0276] 图26示出了在图9中由奇偶交织器23执行奇偶交织之后与LDPC码对应的奇偶校验矩阵H的奇偶矩阵HT。 [0277] 在本文中，与在由LDPC编码器115输出的DVB-S.2标准中规定的LDPC码对应的信息矩阵HA具有循环结构。 [0278] 术语“循环结构”旨在表示某个列与通过循环移位另一个列所获得的列相同的结构，包括一种结构，其中，在P列的每行中的1的位置设置为通过在列方向将P列的第1列循环移位某个值所获得的位置，这个值与通过给每P列分割奇偶长度M所获得的值q成比例。在后文中，在循环结构内的P适当地称为作为循环结构的单元的列数。 [0279] 作为在DVB-S.2标准中规定的LDPC码，如在图12和图13中所述，具有两种LDPC码，其码长度N是64800位和16200位，并且对于这两种LDPC码，作为循环结构的单元的列数P设置为360，这是在奇偶长度M的约数之中的一个约数，除了1和M以外。 [0280] 奇偶长度M设置为除了由方程式M＝q×P＝q×360表示的质数以外的值，使用根据码率不同的值q。因此，作为循环结构的单元的列数P，值q也是在奇偶长度M的约数之中的除了1和M以外的约数，并且通过将奇偶长度M除以作为循环结构的单元的列数P，可获得这个值(作为奇偶长度M的约数的P和q的乘积是奇偶长度M)。 [0281] 如上所述，在信息长度是K，不小于0并且小于P的整数是x并且不小于0并且小于q的整数是y时，奇偶交织器23将在N位LDPC码的码位之中的第K+qx+y+1个码位交织到第K+Py+x+1个码位的位置，作为奇偶交织。 [0282] 第K+qx+y+1个码位和第K+Py+x+1个码位是在第K+1个码位之后的码位，以便这两个码位是奇偶校验位，因此，由奇偶交织移动LDPC码的奇偶校验位的位置。 [0283] 根据这种奇偶交织，与相同的校验节点连接的变量节点(与其对应的奇偶校验位)由作为循环结构的单元的列数P彼此分开，即，在本文中，360位，以便在突发长度小于360位的情况下，可防止在与相同的校验节点连接的多个变量节点中同时发生错误，结果，可提高抵抗突发错误。 [0284] 在用于将第K+qx+y+1码位交织到第K+Py+x+1码位的位置中的奇偶校验交织之后的LDPC码与通过执行列置换所获得的奇偶校验矩阵的LDPC码相同，以将原始奇偶校验矩阵H的第K+qx+y+1列变成第K+Py+x+1列(在后文中也称为转换奇偶校验矩阵)。 [0285] 而且，如图26中所示，在转换奇偶校验矩阵的奇偶矩阵中，出现在P列(在图26中，360列)的单元内的准循环结构。 [0286] 在本文中，术语“准循环结构”旨在表示一种结构，其中，除了部分以外的部分具有循环结构。在通过将与奇偶交织对应的列置换应用于在DVB-S.2标准中规定的LDPC码的奇偶校验矩阵中所获得的转换奇偶校验矩阵中，在其右下角的360行×360列的部分(稍后描述的位移矩阵)中，缺乏一个元素1(具有0的元素)，以便没有(整个)循环结构，并且在这个点中具有所谓的准循环结构。 [0287] 在图26中的转换奇偶校验矩阵是通过将用于允许由稍后描述的本构矩阵配置转换奇偶校验矩阵的行的置换(行置换)(除了与奇偶交织对应的列置换以外)应用于原始奇偶校验矩阵H中所获得的矩阵。 [0288] <列扭转交织> [0289] 接下来，参照图27到图30，描述列扭转交织，作为与在图9中的列扭转交织器24的重新排列处理。 [0290] 在图8中的传输装置11传输LDPC码的一个或多个码位，作为一个符号。即，在两个码位成为一个符号时，例如，QPSK用作调制方案，并且在四个码位成为一个符号时，例如，16APSK或16QAM用作调制方案。 [0291] 在传输两个或多个码位，作为一个符号的情况下，在某个符号内发生删除等时，在符号的所有码位内发生错误(删除)。 [0292] 因此，需要防止与一个符号的码位对应的变量节点连接至相同的校验节点，以便降低在连接至相同的校验节点的多个变量节点(与其对应的码位)内同时发生删除的概率，以提高解码性能。 [0293] 另一方面，如上所述，在由LDPC编码器115输出的DVB-S.2标准中规定的LDPC码的奇偶校验矩阵H中，信息矩阵HA具有循环结构，并且奇偶矩阵HT具有阶梯结构。如在图26中所述，在奇偶交织之后作为LDPC码的奇偶校验矩阵的转换奇偶校验矩阵中，在奇偶矩阵内也出现循环结构(恰当地，如上所述，准循环结构)。 [0294] 图27示出了转换奇偶校验矩阵。 [0295] 即，图27A示出了LDPC码的奇偶校验矩阵H的转换奇偶校验矩阵，其中，码长度是64800位，并且码率(r)是3/4。 [0296] 在图27A中，在转换奇偶校验矩阵中，由点(·)表示值是1的元素的位置。 [0297] 图27B示出了在图27A中由多路分用器25(图9)对转换奇偶校验矩阵的LDPC码(即，在奇偶交织之后的LDPC码)执行的处理。 [0298] 在图27B中，在奇偶交织之后的LDPC码的码位在列方向写入通过16APSK和16QAM配置多路分用器25的存储器31的四列内，作为将符号映射到4个信号点中的任一个中的调制方案。 [0299] 在列方向写入配置存储器31的四列内的码位在行方向在四个位的单元内读取，以成为一个符号。 [0300] 在这种情况下，成为一个符号的四个位的码位B0、B1、B2以及B3在图23A中可能是在转换的奇偶校验矩阵的可选行中的与1对应的码位，并且在这种情况下，与码位B0、B1、B2以及B3对应的变量节点连接至相同的校验节点。 [0301] 因此，在一个符号的四个位的码位B0、B1、B2以及B3在转换奇偶校验矩阵的可选行中是与1对应的码位时，如果在符号中发生删除，那么在与和码位B0、B1、B2以及B3对应的变量节点连接的校验节点中不能获得合适的消息，结果，解码性能退化。 [0302] 关于除了3/4以外的码率，同样，具有与和相同的校验节点连接的多个变量节点对应的多个码位成为16APSK或16QAM的一个符号的情况。 [0303] 因此，列扭转交织器24执行列扭转交织，以在奇偶交织器23的奇偶交织之后，交织LDPC码的码位，以便在一个符号中不包括在转换奇偶校验矩阵的可选行中与1对应的多个码位。 [0304] 图28是列扭转交织的示图。 [0305] 即，图28示出了多路分用器25的存储器31(图22和23)。 [0306] 如图22中所示，存储器31具有储存容量，以在列(竖直)方向储存mb位并且在行(水平)方向储存N/(mb)位，并且由mb列配置。然后，在LDPC码的码位在列方向写入存储器31中并且在行方向从存储器31中读取时，通过控制写入开始位置，列扭转交织器24执行列扭转交织。 [0307] 即，通过适当地改变多列中的每列开始写入码位的写入开始位置，列扭转交织器24防止在行方向读取的成为一个符号的多个码位在转换奇偶校验矩阵的可选行中成为与1对应的码位(重新排列LDPC码的码位，以便在相同的符号内不包括在转换奇偶校验矩阵的可选行中与1对应的多个码位)。 [0308] 在本文中，图28示出了在调制方案是16APSK或16QAM并且在图22中显示的倍数b设置为1的情况下存储器31的一个配置实例。因此，成为一个符号的LDPC码的码位的数量m是4位，并且存储器31由4(＝mb)列配置。 [0309] 列扭转交织器24从左列到右列向下(在列方向)中从配置存储器31的列的顶部写入LDPC码的码位(代替在图22中的多路分用器25)。 [0310] 在码位的写入在最右列的最低部分结束时，列扭转交织器24从配置存储器31的所有列的第一行在行方向在4位(mb位)的单元内读取码位，并且将这些码位作为在列扭转交织之后的LDPC码输出给多路分用器25的交换单元32(图22和23)。 [0311] 在列扭转交织器24中，在将每列的顶部(最高)的位置的地址设为0的同时，在列方向的每个位置的地址按照递增的顺序由整数表示时，写入开始位置设置为最左列的地址是0的位置，写入开始位置设置为第二列(从左边开始)的地址是2的位置，写入开始位置设置为第3列的地址是4的位置，并且写入开始位置设置为第4列的地址是7的位置。 [0312] 关于写入开始位置位于除了地址是0的位置以外的位置上的列，在将码位写入最低位置中时，该位置返回到头部(地址是0的位置)，并且执行到刚好位于写入开始位置之前的位置的写入。然后，对下一(右)列进行写入。 [0313] 通过执行上述列扭转交织，对于在DVB-T.2标准中规定的LDPC码，可以避免以下情况：与连接至相同的校验节点的多个变量节点对应的多个码位成为16APSK或16QAM(包含在相同的符号内)的一个符号，结果，可提高发生删除的在通信信道内的解码性能。 [0314] 图29为在DVB-T.2标准中规定的码长度N是64800的11个码率的每个码率的LDPC码，示出了用于每个调制方案的列扭转交织所需要的存储器31的列数以及写入开始位置的地址。 [0315] 在倍数b设置为1时并且在一个符号的位数m是2时，例如，根据图29，将QPSK用作调制方案，存储器31具有在行方向储存2×1(＝mb)位并且在列方向储存64800/(2×1)位的两列。 [0316] 存储器31的两列的第1列的写入开始位置设置为地址是0的位置，并且第2列的写入开始位置设置为地址是2的位置。 [0317] 例如，在图22中的第一到第三交换方案中的任一个用作多路分用器25的交换处理的交换方案(图9)时，倍数b设置为1。 [0318] 在倍数b设置为2时并且在一个符号的位数m是2时，例如，根据图29，将QPSK用作调制方案，存储器31具有在行方向储存2×2(＝mb)位并且并且在列方向储存64800/(2×2)位的4列。 [0319] 在存储器31的四列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是2的位置，第3列的写入开始位置设置为地址是4的位置，并且第4列的写入开始位置设置为地址是7的位置。 [0320] 例如，在图23中的第四交换方案用作多路分用器25的交换处理的交换方案(图9)时，倍数b设置为2。 [0321] 在倍数b设置为1时并且在一个符号的位数m是2时，例如，根据图29，将16QAM用作调制方案，存储器31具有在行方向储存4×1位并且在列方向储存64800/(4×1)位的4列。 [0322] 在存储器31的四列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是2的位置，第3列的写入开始位置设置为地址是4的位置，并且第4列的写入开始位置设置为地址是7的位置。 [0323] 在倍数b设置为2时并且在一个符号的位数m是4时，例如，根据图29，将16QAM用作调制方案，存储器31具有在行方向储存4×2位并且在列方向储存64800/(4×2)位的8列。 [0324] 在存储器31的8列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是0的位置，第3列的写入开始位置设置为地址是2的位置，第4列的写入开始位置设置为地址是4的位置，第5列的写入开始位置设置为地址是4的位置，第6列的写入开始位置设置为地址是5的位置，第7列的写入开始位置设置为地址是7的位置，并且第8列的写入开始位置设置为地址是7的位置。 [0325] 在倍数b设置为1时并且在一个符号的位数m是6时，例如，根据图29，将64QAM用作调制方案，存储器31具有在行方向储存6×1位并且在列方向储存64800/(6×1)位的6列。 [0326] 在存储器31的六列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是2的位置，第3列的写入开始位置设置为地址是5的位置，第4列的写入开始位置设置为地址是9的位置，第5列的写入开始位置设置为地址是10的位置，并且第6列的写入开始位置设置为地址是13的位置。 [0327] 在倍数b设置为2时并且在一个符号的位数m是6时，例如，根据图29，将64QAM用作调制方案，存储器31具有在行方向储存6×2位并且在列方向储存64800/(6×2)位的12列。 [0328] 在存储器31的12列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是0的位置，第3列的写入开始位置设置为地址是2的位置，第4列的写入开始位置设置为地址是2的位置，第5列的写入开始位置设置为地址是3的位置，第6列的写入开始位置设置为地址是4的位置，第7列的写入开始位置设置为地址是4的位置，第8列的写入开始位置设置为地址是5的位置，第9列的写入开始位置设置为地址是5的位置，第10列的写入开始位置设置为地址是7的位置，第11列的写入开始位置设置为地址是8的位置，并且第12列的写入开始位置设置为地址是9的位置。 [0329] 在倍数b设置为1时并且在一个符号的位数m是8时，例如，根据图29，将256QAM用作调制方案，存储器31具有在行方向储存8×1位并且在列方向储存64800/(8×1)位的8列。 [0330] 存储器31的8列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是0的位置，第3列的写入开始位置设置为地址是2的位置，第4列的写入开始位置设置为地址是4的位置，第5列的写入开始位置设置为地址是4的位置，第6列的写入开始位置设置为地址是5的位置，第7列的写入开始位置设置为地址是7的位置，并且第8列的写入开始位置设置为地址是7的位置。 [0331] 在倍数b设置为2时并且在一个符号的位数m是8时，例如，根据图29，将256QAM用作调制方案，存储器31具有在行方向储存8×2位并且在列方向储存64800/(8×2)位的16列。 [0332] 在存储器31的16列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是2的位置，第3列的写入开始位置设置为地址是2的位置，第4列的写入开始位置设置为地址是2的位置，第5列的写入开始位置设置为地址是2的位置，第6列的写入开始位置设置为地址3的位置，第7列的写入开始位置设置为地址是7的位置，第8列的写入开始位置设置为地址是15的位置，第9列的写入开始位置设置为地址是16的位置，第10列的写入开始位置设置为地址是20的位置，第11列的写入开始位置设置为地址是22的位置，第12列的写入开始位置设置为地址是22的位置，第13列的写入开始位置设置为地址是27的位置，第14列的写入开始位置设置为地址是27的位置，第15列的写入开始位置设置为地址是28的位置，并且第16列的写入开始位置设置为地址是32的位置。 [0333] 在倍数b设置为1时并且在一个符号的位数m是10时，例如，根据图29，将1024QAM用作调制方案，存储器31具有在行方向储存10×1位并且在列方向储存64800/(10×1)位的10列。 [0334] 在存储器31的10列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是3的位置，第3列的写入开始位置设置为地址是6的位置，第4列的写入开始位置设置为地址是8的位置，第5列的写入开始位置设置为地址是11的位置，第6列的写入开始位置设置为地址13的位置，第7列的写入开始位置设置为地址是15的位置，第8列的写入开始位置设置为地址是17的位置，第9列的写入开始位置设置为地址是18的位置，并且第10列的写入开始位置设置为地址是20的位置。 [0335] 在倍数b设置为2时并且在一个符号的位数m是10时，例如，根据图29，将1024QAM用作调制方案，存储器31具有在行方向储存10×2位并且在列方向储存64800/(10×2)位的20列。 [0336] 在存储器31的20列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是1的位置，第3列的写入开始位置设置为地址是3的位置，第4列的写入开始位置设置为地址是4的位置，第5列的写入开始位置设置为地址是5的位置，第6列的写入开始位置设置为地址6的位置，第7列的写入开始位置设置为地址是6的位置，第8列的写入开始位置设置为地址是9的位置，第9列的写入开始位置设置为地址是13的位置，第10列的写入开始位置设置为地址是14的位置，第11列的写入开始位置设置为地址是14的位置，第12列的写入开始位置设置为地址是16的位置，第13列的写入开始位置设置为地址是21的位置，第14列的写入开始位置设置为地址是21的位置，第15列的写入开始位置设置为地址是23的位置，第16列的写入开始位置设置为地址是25的位置，第17列的写入开始位置设置为地址是25的位置，第18列的写入开始位置设置为地址是26的位置，第19列的写入开始位置设置为地址是28的位置，并且第20列的写入开始位置设置为地址是30的位置。 [0337] 在倍数b设置为1时并且在一个符号的位数m是12时，例如，根据图29，将4096QAM用作调制方案，存储器31具有在行方向储存12×1位并且在列方向储存64800/(12×1)位的12列。 [0338] 在存储器31的12列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是0的位置，第3列的写入开始位置设置为地址是2的位置，第4列的写入开始位置设置为地址是2的位置，第5列的写入开始位置设置为地址是3的位置，第6列的写入开始位置设置为地址4的位置，第7列的写入开始位置设置为地址是4的位置，第8列的写入开始位置设置为地址是5的位置，第9列的写入开始位置设置为地址是5的位置，第10列的写入开始位置设置为地址是7的位置，第11列的写入开始位置设置为地址是8的位置，并且第12列的写入开始位置设置为地址是9的位置。 [0339] 在倍数b设置为2时并且在一个符号的位数m是12时，例如，根据图29，将4096QAM用作调制方案，存储器31具有在行方向储存12×2位并且在列方向储存64800/(12×2)位的24列。 [0340] 在存储器31的24列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是5的位置，第3列的写入开始位置设置为地址是8的位置，第4列的写入开始位置设置为地址是8的位置，第5列的写入开始位置设置为地址是8的位置，第6列的写入开始位置设置为地址8的位置，第7列的写入开始位置设置为地址是10的位置，第8列的写入开始位置设置为地址是10的位置，第9列的写入开始位置设置为地址是10的位置，第10列的写入开始位置设置为地址是12的位置，第11列的写入开始位置设置为地址是13的位置，第12列的写入开始位置设置为地址是16的位置，第13列的写入开始位置设置为地址是17的位置，第14列的写入开始位置设置为地址是19的位置，第15列的写入开始位置设置为地址是21的位置，第16列的写入开始位置设置为地址是22的位置，第17列的写入开始位置设置为地址是23的位置，第18列的写入开始位置设置为地址是26的位置，第19列的写入开始位置设置为地址是37的位置，第20列的写入开始位置设置为地址是39的位置，第21列的写入开始位置设置为地址是40的位置，第22列的写入开始位置设置为地址是41的位置，第23列的写入开始位置设置为地址是41的位置，并且第24列的写入开始位置设置为地址是41的位置。 [0341] 图30为在DVB-T.2标准中规定的码长度N是16200的10个码率的每个码率的LDPC码，示出了用于每个调制方案的列扭转交织所需要的存储器31的列数以及写入开始位置的地址。 [0342] 在倍数b设置为1时并且在一个符号的位数m是2时，例如，根据图30，将QPSK用作调制方案，存储器31具有在行方向储存2×1(＝mb)位并且在列方向储存16200/(2×1)位的两列。 [0343] 存储器31的两列的第1列的写入开始位置设置为地址是0的位置，并且第2列的写入开始位置设置为地址是0的位置。 [0344] 在倍数b设置为2时并且在一个符号的位数m是2时，例如，根据图30，将QPSK用作调制方案，存储器31具有在行方向储存2×2(＝mb)位并且并且在列方向储存16200/(2×2)位的4列。 [0345] 在存储器31的四列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是2的位置，第3列的写入开始位置设置为地址是3的位置，并且第4列的写入开始位置设置为地址是3的位置。 [0346] 在倍数b设置为1时并且在一个符号的位数m是4时，例如，根据图30，将16QAM用作调制方案，存储器31具有在行方向储存4×1位并且在列方向储存16200/(4×1)位的4列。 [0347] 在存储器31的四列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是2的位置，第3列的写入开始位置设置为地址是3的位置，并且第4列的写入开始位置设置为地址是3的位置。 [0348] 在倍数b设置为2时并且在一个符号的位数m是4时，例如，根据图30，将16QAM用作调制方案，存储器31具有在行方向储存4×2位并且在列方向储存16200/(4×2)位的8列。 [0349] 在存储器31的8列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是0的位置，第3列的写入开始位置设置为地址是0的位置，第4列的写入开始位置设置为地址是1的位置，第5列的写入开始位置设置为地址是7的位置，第6列的写入开始位置设置为地址是20的位置，第7列的写入开始位置设置为地址是20的位置，并且第8列的写入开始位置设置为地址是21的位置。 [0350] 在倍数b设置为1时并且在一个符号的位数m是6时，例如，根据图30，将64QAM用作调制方案，存储器31具有在行方向储存6×1位并且在列方向储存16200/(6×1)位的6列。 [0351] 在存储器31的六列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是0的位置，第3列的写入开始位置设置为地址是2的位置，第4列的写入开始位置设置为地址是3的位置，第5列的写入开始位置设置为地址是7的位置，并且第6列的写入开始位置设置为地址是7的位置。 [0352] 在倍数b设置为2时并且在一个符号的位数m是6时，例如，根据图30，将64QAM用作调制方案，存储器31具有在行方向储存6×2位并且在列方向储存16200/(6×2)位的12列。 [0353] 在存储器31的12列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是0的位置，第3列的写入开始位置设置为地址是0的位置，第4列的写入开始位置设置为地址是2的位置，第5列的写入开始位置设置为地址是2的位置，第6列的写入开始位置设置为地址2的位置，第7列的写入开始位置设置为地址是3的位置，第8列的写入开始位置设置为地址是3的位置，第9列的写入开始位置设置为地址是3的位置，第10列的写入开始位置设置为地址是6的位置，第11列的写入开始位置设置为地址是7的位置，并且第12列的写入开始位置设置为地址是7的位置。 [0354] 在倍数b设置为1时并且在一个符号的位数m是8时，例如，根据图30，将256QAM用作调制方案，存储器31具有在行方向储存8×1位并且在列方向储存16200/(8×1)位的8列。 [0355] 在存储器31的8列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是0的位置，第3列的写入开始位置设置为地址是0的位置，第4列的写入开始位置设置为地址是1的位置，第5列的写入开始位置设置为地址是7的位置，第6列的写入开始位置设置为地址是20的位置，第7列的写入开始位置设置为地址是20的位置，并且第8列的写入开始位置设置为地址是21的位置。 [0356] 在倍数b设置为1时并且在一个符号的位数m是10时，例如，根据图30，将1024QAM用作调制方案，存储器31具有在行方向储存10×1位并且在列方向储存16200/(10×1)位的10列。 [0357] 在存储器31的10列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是1的位置，第3列的写入开始位置设置为地址是2的位置，第4列的写入开始位置设置为地址是2的位置，第5列的写入开始位置设置为地址是3的位置，第6列的写入开始位置设置为地址3的位置，第7列的写入开始位置设置为地址是4的位置，第8列的写入开始位置设置为地址是4的位置，第9列的写入开始位置设置为地址是5的位置，并且第10列的写入开始位置设置为地址是7的位置。 [0358] 在倍数b设置为2时并且在一个符号的位数m是10时，例如，根据图30，将1024QAM用作调制方案，存储器31具有在行方向储存10×2位并且在列方向储存16200/(10×2)位的20列。 [0359] 在存储器31的20列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是0的位置，第3列的写入开始位置设置为地址是0的位置，第4列的写入开始位置设置为地址是2的位置，第5列的写入开始位置设置为地址是2的位置，第6列的写入开始位置设置为地址2的位置，第7列的写入开始位置设置为地址是2的位置，第8列的写入开始位置设置为地址是2的位置，第9列的写入开始位置设置为地址是5的位置，第10列的写入开始位置设置为地址是5的位置，第11列的写入开始位置设置为地址是5的位置，第12列的写入开始位置设置为地址是5的位置，第13列的写入开始位置设置为地址是5的位置，第14列的写入开始位置设置为地址是7的位置，第15列的写入开始位置设置为地址是7的位置，第16列的写入开始位置设置为地址是7的位置，第17列的写入开始位置设置为地址是7的位置，第18列的写入开始位置设置为地址是8的位置，第19列的写入开始位置设置为地址是8的位置，并且第20列的写入开始位置设置为地址是10的位置。 [0360] 在倍数b设置为1时并且在一个符号的位数m是12时，例如，根据图30，将4096QAM用作调制方案，存储器31具有在行方向储存12×1位并且在列方向储存16200/(12×1)位的12列。 [0361] 在存储器31的12列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是0的位置，第3列的写入开始位置设置为地址是0的位置，第4列的写入开始位置设置为地址是2的位置，第5列的写入开始位置设置为地址是2的位置，第6列的写入开始位置设置为地址2的位置，第7列的写入开始位置设置为地址是3的位置，第8列的写入开始位置设置为地址是3的位置，第9列的写入开始位置设置为地址是3的位置，第10列的写入开始位置设置为地址是6的位置，第11列的写入开始位置设置为地址是7的位置，并且第12列的写入开始位置设置为地址是7的位置。 [0362] 在倍数b设置为2时并且在一个符号的位数m是12时，例如，根据图30，将4096QAM用作调制方案，存储器31具有在行方向储存12×2位并且在列方向储存16200/(12×2)位的24列。 [0363] 在存储器31的24列之中的第1列的写入开始位置设置为地址是0的位置，第2列的写入开始位置设置为地址是0的位置，第3列的写入开始位置设置为地址是0的位置，第4列的写入开始位置设置为地址是0的位置，第5列的写入开始位置设置为地址是0的位置，第6列的写入开始位置设置为地址0的位置，第7列的写入开始位置设置为地址是0的位置，第8列的写入开始位置设置为地址是1的位置，第9列的写入开始位置设置为地址是1的位置，第10列的写入开始位置设置为地址是1的位置，第11列的写入开始位置设置为地址是2的位置，第12列的写入开始位置设置为地址是2的位置，第13列的写入开始位置设置为地址是2的位置，第14列的写入开始位置设置为地址是3的位置，第15列的写入开始位置设置为地址是7的位置，第16列的写入开始位置设置为地址是9的位置，第17列的写入开始位置设置为地址是9的位置，第18列的写入开始位置设置为地址是9的位置，第19列的写入开始位置设置为地址是10的位置，第20列的写入开始位置设置为地址是10的位置，第21列的写入开始位置设置为地址是10的位置，第22列的写入开始位置设置为地址是10的位置，第23列的写入开始位置设置为地址是10的位置，并且第24列的写入开始位置设置为地址是11的位置。 [0364] 图31为示出在图8中由LDPC编码器115、位交织器116和映射器117执行的处理的流程图。 [0365] 在等待从BCH编码器114中供应LDPC目标数据之后，在步骤S101中，LDPC编码器115将LDPC目标数据编码成LDPC码，并且将LDPC码供应给位交织器116，然后，过程移动到步骤S102。 [0366] 在步骤S102中，位交织器116执行来自LDPC编码器115的LDPC码的位交织，并且将通过在位交织之后使LDPC码符号化来获得的符号供应给映射器117，然后，过程移动到步骤S103。 [0367] 即，在步骤S102中，在位交织器116(图9)中，奇偶交织器23执行来自LDPC编码器115的LDPC码的奇偶交织，并且将在奇偶交织之后的LDPC码供应给列扭转交织器24。 [0368] 列扭转交织器24执行来自奇偶交织器23的LDPC码的列扭转交织，以供应给多路分用器25。 [0369] 多路分用器25执行交换处理，以在列扭转交织器24的列扭转交织之后交换LDPC码的码位，并且使在交换之后的码位成为符号的符号位(表示符号的位)。 [0370] 在本文中，可根据在图22和图23中显示的第一到第四交换方案，多路分用器25可执行交换处理，并且可根据分配规则来执行。 [0371] 将通过多路分用器25的交换处理获得的符号从多路分用器25中供应给映射器117。 [0372] 在步骤S103中，映射器117将来自多路分用器25的符号映射到由映射器117执行的正交调制的调制方案所确定的信号点上，以执行正交调制，并且将所获得的数据作为结果供应给时间交织器118。 [0373] 如上所述，通过执行奇偶交织和列扭转交织，在LDPC码的多个码位作为一个符号传输的情况下，可以提高对删除和突发错误的抵抗。 [0374] 在本文中，在图9中，为了方便描述，单独地形成作为用于执行奇偶交织的模块的奇偶交织器23以及作为用于执行列扭转交织的模块的列扭转交织器24；然而，可一体地形成奇偶交织器23和列扭转交织器24。 [0375] 即，通过从存储器中写入和读取码位，可执行奇偶交织和列扭转交织，并且可以由矩阵表示，以将写入码位的地址(写入地址)转换成用于读取码位的地址(读取地址)。 [0376] 因此，通过获得通过使表示奇偶交织的矩阵乘以表示列扭转交织的矩阵所获得的矩阵，通过由该矩阵转换码位，在奇偶交织之后，可以获得执行奇偶交织并且执行LDPC码的列扭转交织的结果。 [0377] 除了奇偶交织器23和列扭转交织器24以外，还可以一体地形成多路分用器25。 [0378] 即，由多路分用器25执行的交换处理还可由矩阵表示，以将储存LDPC码的储存器31的写入地址转换成读取地址。 [0379] 因此，通过获得通过使表示奇偶交织的矩阵共同乘以表示列扭转交织的矩阵以及表示交换处理的矩阵所获得的矩阵，可以由该矩阵共同执行奇偶交织、列扭转交织以及交换处理。 [0380] 关于奇偶交织和列扭转交织，可以执行奇偶交织和列扭转交织中的任一个或者都不执行。例如，如果通信信道13(图7)是与AWGN不同的卫星电路(例如，DVB-S.2)，其中，不需要考虑突发错误、颤动等，那么可不执行奇偶交织和列扭转交织。 [0381] 接下来，参照图32到34，描述为在图8中的传输装置11执行的测量位误码率的模拟。 [0382] 通过采用具有D/U是0dB的颤动的通信信道，执行模拟。 [0383] 图32示出了在模拟中采用的通信信道的模型。 [0384] 即，图32A示出了在模拟中采用的颤动的模型。 [0385] 图32B示出了具有由在图32A中的模型表示的颤动的通信信道的模型。 [0386] 在图32B中，H表示图32A的颤动的模型。在图32B中，N表示ICI(载波间干扰)，并且在模拟中，其功率的预期值E[N2]与AWGN近似。 [0387] 图33和34示出了在由模拟获得的误码率和颤动的多普勒频率fd之间的关系。 [0388] 图33示出了在调制方案是16QAM、码率(r)是(3/4)以及交换方案是第一交换方案时在误码率与多普勒频率fd之间的关系。图34示出了在调制方案是64QAM、码率(r)是(5/6)以及交换方案是第一交换方案时在误码率和多普勒频率fd之间的关系。 [0389] 进一步，在图33和34中，粗线表示在执行全部奇偶交织、列扭转交织以及交换处理时在误码率和多普勒频率fd之间的关系，细线表示在仅仅执行在奇偶交织、列扭转交织以及交换处理之中的交换处理时在误码率和多普勒频率fd之间的关系。 [0390] 在图33和34中，要理解的是，在执行全部奇偶交织、列扭转交织以及交换处理时，误码率提高(变低)，与仅仅执行交换处理的情况相比。 [0391] [0392] 图35为示出在图8中的LDPC编码器115的配置实例的方框图。 [0393] 还通过相同的方式配置在图8中的LDPC编码器122。 [0394] 如在图12和13中所述，在DVB-S.2标准中规定具有64800位和16200位的两个码长度N的LDPC码。 [0395] 关于码长度N为64800位的LDPC码，规定11个码率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9以及9/10，并且关于码长度N为16200位的LDPC码，规定10个码率1/4、1/3、2/5、 1/2、3/5、2/3、3/4、4/5、5/6以及8/9(参照图12和13)。 [0396] 例如，LDPC编码器115可根据为每个码长度N以及每个码率准备的奇偶校验矩阵H，通过码长度N是64800位或16200位的每个码率的这种LDPC码，执行编码(纠错编码)。 [0397] LDPC编码器115由编码处理器601和储存单元602配置。 [0398] 编码处理器601由码率设置单元611、初始值表格读取单元612、奇偶校验矩阵生成单元613、信息位读取单元614、编码奇偶运算单元615以及控制器616配置，并且该编码处理器执行供应给LDPC编码器115的LDPC目标数据的LDPC编码，并且将获得的LDPC码作为结果供应给位交织器116(图8)。 [0399] 即，例如，码率设置单元611根据运算符的运算等，设置LDPC码的码长度N和码率。 [0400] 初始值表格读取单元612从储存单元602中读取稍后描述的奇偶校验矩阵初始值表格，该表格与由码率设置单元611设置的码长度N和码率对应。 [0401] 奇偶校验矩阵生成单元613根据由初始值表格读取单元612读取的奇偶校验矩阵初始值表格，通过使用360列(作为循环结构的单元的列数P)的周期，在列方向根据由码率设置单元611设置的码长度N和码率，设置与信息长度K(＝信息长度N-奇偶长度M)对应的信息矩阵HA的元素1，来生成奇偶校验矩阵H，并且在储存单元602内储存奇偶校验矩阵。 [0402] 信息位读取单元614从供应给LDPC编码器115的LDPC目标数据中读取(提取)与信息长度K一样多的信息位。 [0403] 编码奇偶运算单元615从储存单元602中读取由奇偶校验矩阵生成单元613生成的奇偶校验矩阵H，并且使用奇偶校验矩阵H，根据预定的方程式，计算由信息位读取单元614读取的信息位的奇偶校验位，从而生成码字(LDPC码)。 [0404] 控制器616控制配置编码处理器601的每个模块。 [0405] 例如，在储存单元602中，为每个码长度N(例如，64800位和16200位)，储存与在图12和13中显示的多个码率等对应的多个奇偶校验矩阵初始值表格等。储存单元602暂时储存在编码处理器601的处理中需要的数据。 [0406] 图36为示出在图35中的LDPC编码器115的处理的流程图。 [0407] 在步骤S201中，码率设置单元611确定(设置)执行LDPC编码的码长度N和码率r。 [0408] 在步骤S202中，初始值表格读取单元612从储存单元602中读取与由码率设置单元611确定的码长度N和码率r对应的预先确定的奇偶校验矩阵初始值表格。 [0409] 在步骤S203中，奇偶校验矩阵生成单元613使用由初始值表格读取单元612从储存单元602中读取的奇偶校验矩阵初始值表格，计算(生成)由码率设置单元611确定的码长度N和码率r的LDPC码的奇偶校验矩阵H，并且将其供应给储存单元602，以储存。 [0410] 在步骤S204中，信息位读取单元614从供应给LDPC编码器115的LDPC目标数据中读取与由码率设置单元611确定的码长度N和码率r对应的信息长度K(＝N×r)的信息位，并且从储存单元602中读取由奇偶校验矩阵生成单元613获得的奇偶校验矩阵H，以供应给编码奇偶运算单元615。 [0411] 在步骤S205中，编码奇偶运算单元615使用从信息位读取单元614中读取的信息位和奇偶校验矩阵H，依次计算满足方程式(8)的码字c的奇偶校验位。 [0412] HcT＝0 ...(8) [0413] 在方程式(8)中，c表示行向量，作为码字(LDPC码)，并且cT表示行向量c的移项。 [0414] 在本文中，如上所述，在作为LDPC码(一个码字)的行向量c的信息位的一部分和奇偶校验位的一部分分别由行向量A和行向量T表示时，行向量c可由方程式c＝[A|T]表示，将行向量A用作信息位并且将行向量T用作奇偶校验位。 [0415] 作为LDPC码的奇偶校验矩阵H以及行向量c＝[A|T]需要满足方程式HcT＝0，并且在奇偶校验矩阵H＝[HA|HT]的奇偶矩阵HT具有在图11中显示的阶梯结构时，通过将每行的元素设为0，可以依次获得作为配置满足这种方程式HcT＝0的行向量c＝[A|T]的奇偶校验位的行向量T，按照从在方程式HcT＝0中的列向量HcT的第一行的元素开始的顺序。 [0416] 编码奇偶运算单元615获得信息位A的奇偶校验位T时，编码奇偶运算单元输出由信息位A和奇偶校验位T表示的码字c＝[A|T]，作为信息位A的LDPC编码的结果。 [0417] 然后，在步骤S206中，控制器616判断是否结束LDPC编码。在步骤S206中，在判断LDPC编码不结束时，在依然具有执行LDPC编码的LDPC目标数据时，过程返回步骤S201(或步骤S204)，并且在后文中，重复在步骤S201(或步骤S204)到S206中的处理。 [0418] 在步骤S206中判断LDPC编码结束时，即，例如，在没有执行LDPC编码的LDPC目标数据时，LDPC编码器115结束处理。 [0419] 通过这种方式，准备与每个码长度N和每个码率r对应的奇偶校验矩阵初始值表格，并且LDPC编码器115使用从与预定的码长度N和预定的码率r对应的奇偶校验矩阵初始值表格中生成的奇偶校验矩阵H，通过预定的码长度N和预定的码率r执行LDPC编码。 [0420] <奇偶校验矩阵初始值表格的实例> [0421] 奇偶校验矩阵初始值表格是表格，该表格表示用于每360列的根据奇偶校验矩阵的LDPC码(由奇偶校验矩阵H定义的LDPC码)的码长度N和码率r与信息长度K对应的信息矩阵HA(图10)的元素1的位置，并且预先为每个码长度N和每个码率r的每个奇偶校验矩阵H创建。 [0422] 图37是示出奇偶校验矩阵初始值表格的一个实例的示图。 [0423] 即，图37示出了用于在DVB-T.2标准中规定的奇偶校验矩阵H的奇偶校验矩阵初始值表格，该奇偶校验矩阵的码长度N是16200位以及码率(在DVB-T.2的记号中的码率)r是1/4。 [0424] 奇偶校验矩阵生成单元613(图35)通过以下方式使用奇偶校验矩阵初始值表格，获得奇偶校验矩阵H。 [0425] 图38示出了从奇偶校验矩阵初始值表格中获得奇偶校验矩阵H的方法。 [0426] 换言之，在图38中的奇偶校验矩阵初始值表格示出了用于在DVB-T.2标准中规定的奇偶校验矩阵H的奇偶校验矩阵初始值表格，该奇偶校验矩阵的码长度N是16200位以及码率r是2/3。 [0427] 如上所述，奇偶校验矩阵初始值表格是表格，该表格表示用于每360列(作为循环结构的单元的列数P)的根据LDPC码的码长度N和码率r与信息长度K对应的信息矩阵HA(图10)的元素1的位置，其中，在第i行中，设置奇偶校验矩阵H的第1+360×(i–1)列的1的元素的行数(奇偶校验矩阵H的第一行的行数是0)，与第1+360×(i–1)列的列权重的数量一样多。 [0428] 在本文中，如在图21中所示，确定与奇偶校验矩阵H的奇偶长度M对应的奇偶矩阵HT(图10)，以便根据奇偶校验矩阵初始值表格，获得与奇偶校验矩阵H的信息长度K对应的信息矩阵HA(图10)。 [0429] 根据信息长度K，奇偶校验矩阵初始值表格的行数k+1不同。 [0430] 信息长度K和奇偶校验矩阵初始值表格的行数k+1满足方程式(9)的关系。 [0431] K＝(k+1)×360 (9) [0432] 在本文中，在方程式(9)中的360是作为在图26中描述的循环结构的单元的列数P。 [0433] 在图38中的奇偶校验矩阵初始值表格中，在从第一行到第三行的每个中设置13个值，并且在从第四行到第(k+1)行(在图38中，第30行)的每个中设置3个值。 [0434] 因此，从在图34中的奇偶校验矩阵初始值表格中获得的奇偶校验矩阵H的列权重从第一列到第1+360×(3–1)-1列是13，并且从第1+360×(3–1)列到第K列是3。 [0435] 在奇偶校验矩阵H的第一列中，在图38中的奇偶校验矩阵初始值表格的第一行是0、2084、1613、1548、1286、1460、3196、4297、2481、3369、3451、4620以及2622，并且这表示具有行数0、2084、1613、1548、1286、1460、3196、4297、2481、3369、3451、4620以及2622的行的元素是1(并且其他元素是0)。 [0436] 而且，在奇偶校验矩阵H的第361(＝1+360×(2–1))列中，在图38中的奇偶校验矩阵初始值表格的第二行是1、122、1516、3448、2880、1407、1847、3799、3529、373、971、4358以及3108，并且这表示具有行数1、122、1516、3448、2880、1407、1847、3799、3529、373、971、4358以及3108的行的元素是1。 [0437] 如上所述，奇偶校验矩阵初始值表格表示用于每360列的奇偶校验矩阵H的信息矩阵HA的元素1的位置。 [0438] 根据要设置的奇偶长度M，通过向下(在朝着列的下部分的方向)周期性循环移位由奇偶校验矩阵初始值表格确定的第1+360×(i–1)列的元素1，获得除了奇偶校验矩阵H的第1+360×(i–1)列以外的列，即，从第2+360×(i–1)列到第360×i列的每列。 [0439] 即，例如，通过向下将第1+360×(i–1)列循环移位M/360(＝q)，获得第2+360×(i–1)列，并且通过向下将第1+360×(i–1)列循环移位2×M/360(＝2×q)，获得接下来的第3+ 360×(i–1)列(通过向下将第2+360×(i–1)列循环移位M/360(＝q))。 [0440] 在本文中，如果奇偶校验矩阵初始值表格的第i行(从顶部开始的第i行)第j列(从左边开始的第j列)值表示为hi,j，并且奇偶校验矩阵H的第w列的第j个元素1的行数表示为Hw-j，那么通过方程式(10)，可获得作为除了奇偶校验矩阵H的第1+360×(i–1)列以外的列的第w列的元素1的行数Hw-j。 [0441] Hw-j＝mod{hi,j+mod((w-1),P)×q,M) (10) [0442] 在本文中，mod(x,y)表示在将x除以y时所获得的余数。 [0443] 而且，P表示作为循环结构的单元的上述列数，例如，在DVB-S.2标准、DVB-T.2标准以及DVB-C.2标准中，如上所述，列数设置为360。进一步，q表示通过将奇偶长度M除以作为循环结构的单元的列数P(＝360)所获得的值M/360。 [0444] 奇偶校验矩阵生成单元613(图35)通过奇偶校验矩阵初始值表格规定奇偶校验矩阵的第1+360×(i–1)列的元素1的行数。 [0445] 进一步，奇偶校验矩阵生成单元613(图35)根据方程式(10)获得作为除了奇偶校验矩阵H的第1+360×(i–1)列以外的列的第w列的元素1的行数Hw-j，并且生成奇偶校验矩阵H，其中，从上面获得的行数的元素是1。 [0446] <新LDPC码> [0447] 在未来，预期越来越需要传输大容量数据，例如，高分辨率图像。在传输大容量数据时，有时需要具有高码率(低冗余)的LDPC码。即使使用具有高码率的LDPC码，也可取地提供良好的通信质量。 [0448] 作为提供良好的通信质量的具有高码率的LDPC码，描述具有12/15的码率r以及16k位的码长度的LDPC码(在后文中也称为“新LDPC码”)。 [0449] 关于新LDPC码，从尽可能保持与DVB-S.2的兼容性的角度来看，与在DVB-S.2中规定的LDPC码的情况一样，奇偶校验矩阵H的奇偶矩阵HT具有阶梯结构(图11)。 [0450] 进一步，关于新LDPC码，与在DVB-S.2中规定的LDPC码的情况一样，奇偶校验矩阵H的信息矩阵HA具有循环结构，并且作为循环结构的单元的列数P设置为360。 [0451] 图39为示出新LDPC码的奇偶校验矩阵初始值表格的实例的示图。 [0452] LDPC编码器115(图8、图35)使用从在图39中显示的奇偶校验矩阵初始值表格中获得的奇偶校验矩阵H，执行LDPC编码，以提供新LDPC码。 [0453] 在这种情况下，在图39中显示的奇偶校验矩阵初始值表格储存在LDPC编码器115的储存单元602内(图8)。 [0454] 使用从在图39中的奇偶校验矩阵初始值表格中获得的奇偶校验矩阵H获得的LDPC码是具有高性能LDPC码。 [0455] 在此处，术语“高性能LDPC码”旨在表示从合适的奇偶校验矩阵H中获得的LDPC码。 [0456] 术语“合适的奇偶校验矩阵H”旨在表示满足预定的条件的奇偶校验矩阵，以在通过低Es/No或Eb/No(每位的信号与噪声功率比)传输从奇偶校验矩阵H中获得的LDPC码时，使BER(误码率)更低。 [0457] 例如，在通过低Es/No传输从满足预定条件的各种奇偶校验矩阵中获得的LDPC码时，通过模拟BER的测量，可获得合适的奇偶校验矩阵H。 [0458] 合适的奇偶校验矩阵H应满足的预定条件包括由称为密度演化的代码的性能的分析方法获得的优异分析结果，没有称为循环4的1的元素的回路，以此类推。 [0459] 在本文中，众所周知，在信息矩阵HA中，在1的元素与循环4一样接近时，LDPC码的解码性能退化，以便作为合适的奇偶校验矩阵H应满足的预定条件，要求没有循环4。 [0460] 在本文中，从提高LDPC码的解码性能、促进(简化)LDPC码的解码处理等角度来看，可适当地确定合适的奇偶校验矩阵H应满足的预定条件。 [0461] 图40和图41是输出获得作为合适的奇偶校验矩阵H应满足的预定条件的分析结果的密集演化的示图。 [0462] 密度演化是代码的分析方法，该方法计算以稍后描述的度序列为特征的码长度N是∞的整个LDPC码(整体)的错误概率的预期值。 [0463] 例如，在噪声的方差值在AWGN通道上设置为从0开始更大时，某个整体的错误概率的预期值首先是0，在噪声的方差值变成某个阈值或更大时，不再是0。 [0464] 根据密度演化，通过比较错误概率的预期值不再是0的噪声的方差值的阈值(也称为性能阈值)，可以确定整体的性能(奇偶校验矩阵的适当性)优异。 [0465] 通过确定LDPC码所属的整体并且为该整体执行密度演化，可以预测特定的LDPC码的粗略性能。 [0466] 因此，在找出高性能整体时，可从属于整体的LDPC码中找出高性能LDPC码。 [0468] 例如，码率是1/2的规则(3,6)LDPC码属于以度序列为特征的整体，其中，所有变量节点的权重(列权重)是3，并且所有校验节点的权重(行权重)是6。 [0469] 图40示出了这种整体的Tanner图。 [0470] 在图40的Tanner图中，具有在图中由圆圈(符号Ο)表示的N(等于码长度N)个变量节点以及在图中由正方形(符号□)表示的N/2(等于使码率1/2乘以码长度N所获得的乘积)个校验节点。 [0471] 等于列权重的三个矢线与每个变量节点连接，以便总共3N个矢线与N个变量节点连接。 [0472] 而且，等于行权重的6个矢线与每个校验节点连接，以便总共3N个矢线与N/2个校验节点连接。 [0473] 进一步，在图40中的Tanner图中，具有一个交织器。 [0474] 交织器随机重新排列与N个变量节点连接的3N个矢线，并且连接每个重新排列的矢线和与N/2个校验节点连接的3N个矢线。 [0475] 具有(3N)！(＝(3N)×(3N-1)×...×1)重新排列模式，用于由交织器重新排列与N个变量节点连接的3N个矢线。因此，以度序列为特征的整体是(3N)！LDPC码的集合，其中，所有变量节点的权重是3，并且所有校验节点的权重是6。 [0476] 在用于获得高性能LDPC码(合适的奇偶校验矩阵)的模拟中，多矢线类型的整体用于密度演化中。 [0477] 在多矢线类型中，交织器分成多矢线，以便整体具有更严格的特征，与变量节点连接的矢线以及与校验节点连接的矢线穿过该交织器。 [0478] 图41示出了多矢线类型的整体的Tanner图的一个实例。 [0479] 在图41中的Tanner图中，具有第一交织器和第二交织器这两个交织器。 [0480] 在图41中的Tanner图中，具有一个矢线与第一交织器连接并且没有矢线与第二交织器连接的v1变量节点，具有一个矢线与第一交织器连接的并且两个矢线与第二交织器连接的v2变量节点，并且具有没有矢线与第一交织器连接的并且两个矢线与第二交织器连接的v3变量节点。 [0481] 进一步，在图41中的Tanner图中，具有两个矢线与第一交织器连接并且没有矢线与第二交织器连接的c1校验节点，具有两个矢线与第一交织器连接的并且两个矢线与第二交织器连接的c2校验节点，并且具有没有矢线与第一交织器连接的并且三个矢线与第二交织器连接的c3校验节点。 [0482] 在本文中，例如，在IEEE Communications Leggers的第五卷NO.2、日期为2001年2月、作者为S.Y.Chung、G.D.Forney、T.J.Richardson以及R.Urbanke的“On the Design of Low-Density Parity-Check Codes within 0.0045dB of the Shannon Limit”中描述了密度演化及其实现。 [0483] 在获得新LDPC码(其奇偶校验矩阵初始值表格)的模拟中，通过多矢线类型的密度演化，找出整体，其中，作为BER开始减小(更低)的Eb/No的性能阈值(每位的信号功率与噪声功率比)是预定的值或更小的值，并且从属于整体的LDPC码中，选择用于减小BER的LDPC码，作为高性能LDPC码。 [0484] 新LDPC码的上述奇偶校验矩阵初始值表格是由上述模拟确定的码率是12/15并且码长度N是16k位的LDPC码的奇偶校验矩阵初始值表格。 [0485] 因此，通过从奇偶校验矩阵初始值表格中获得的新LDPC码，可以确认在数据传输中提供良好的通信质量。 [0486] 图42为示出从在图39中显示的新LDPC码的奇偶校验矩阵初始值表格中获得的奇偶校验矩阵H的最小循环长度和性能阈值的示图。 [0487] 在本文中，最小循环长度(周长)表示在奇偶校验矩阵H中由1的元素配置的回路长度(回路长度)的最小值。 [0488] 从新LDPC码的奇偶校验矩阵初始值表格中获得的奇偶校验矩阵H具有最小循环长度6，并且不存在循环4(循环长度是4的1的元素的回路) [0489] 新LDPC码的性能阈值是4.237556。 [0490] 图43为示出在图35至图43中的奇偶校验矩阵H(新LDPC码的奇偶校验矩阵H)(从奇偶校验矩阵初始值表格中获得的)的示图。 [0491] 对于新LDPC码的奇偶校验矩阵H的第一列到KX1列，列权重是X1，对于后续的KY2列，列权重是X2，对于后续的KY2列，列权重是Y1，对于后续的M-1列，列权重是2，并且对于最后一列，列权重是1。 [0492] 在本文中，KX1+KX2+KY1+KY2+M-1+1等于码长度N＝16200位。 [0493] 图44为示出用于新LDPC码的每个代码矩阵H的在图43中的列数KX、KY1、KY2以及M和列权重X1、X2、Y1以及Y2的示图。 [0494] 关于新LDPC码的奇偶校验矩阵H，与在图12和图13中显示的奇偶校验矩阵的情况一样，更接近顶部(左边)的列的列的列权重往往更大，以便更接近新LDPC码的顶部码位的码位往往更能容错(抵抗错误)。 [0495] 图45是示出在图39中的新LDPC码的BER/FER的模拟结果的示图。 [0496] 在模拟中，假设AWGN的通信信道(信道)，BPSK用作调制方案，并且50倍用作重复解码次数C(it)。 [0497] 在图45中，沿着横坐标标会Es/No，并且沿着纵坐标标会BER/FER。实线表示BER，并且虚线表示FER。 [0498] 根据图45，关于新LDPC码，获得优异的BER/FER。因此，可以确认在使用新LDPC码的数据传输中，提供良好的通信质量。 [0499] <接收装置12的配置实例> [0500] 图46为示出在图7中的接收装置12的配置实例的方框图。 [0501] OFDM操作单元151从传输装置11中接收OFDM信号(图7)，并且执行OFDM信号的信号处理。将由OFDM操作单元151的信号处理获得的数据供应给帧管理152。 [0502] 帧管理152执行由从OFDM操作单元151中供应的数据配置的帧的处理(帧解释)，并且将作为结果获得的目标数据的符号以及控制数据的符号供应给频率解交织器161和153。 [0503] 频率解交织器153在来自帧管理152的数据中在符号单元内执行频率解交织，以供应给解映射器154。 [0504] 解映射器154根据由在传输装置11上执行的正交调制确定的符号设置(星座)，将来自频率解交织器153的数据(在星座上的数据)解映射(执行信号点星座解码)，以执行其正交解调，并且将所获得的数据(LDPC码的(似然))作为结果供应给LDPC解码器155。 [0505] LDPC解码器155执行来自解映射器154的LDPC码的LDPC解码，并且将所获得的LDPC目标数据(在本文中，BCH码)作为结果供应给BCH解码器156。 [0506] BCH解码器156执行来自LDPC解码器155的LDPC目标数据的BCH解码，并且输出所获得的控制数据(信令)，作为结果。 [0507] 另一方面，频率解交织器161在来自帧管理152的数据的符号单元内执行频率解交织，以供应给SISO/MISO解码器162。 [0508] SISO/MISO解码器162执行来自频率解交织器161的数据的时空解码，以供应给时间解交织器163。 [0509] 时间解交织器163在符号单元中执行来自SISO/MISO解码器162的数据的时间交织，以供应给解映射器164。 [0510] 解映射器164根据由在传输装置11上执行的正交调制确定的符号点设置(星座)，将来自时间解交织器163的数据(在星座上的数据)解映射(执行信号点星座解码)，以执行其正交解调，并且将所获得的数据作为结果供应给位解交织器165。 [0511] 位解交织器165执行来自解映射器164的数据的位解交织，并且将所获得的LDPC码(其似然)作为结果供应给LDPC解码器166。 [0512] LDPC解码器166执行来自位解交织器165的LDPC码的LDPC解码，并且将所述获得的LDPC目标数据(在本文中，BCH码)作为结果供应给BCH解码器167。 [0513] BCH解码器167执行来自LDPC解码器155的LDPC目标数据的BCH解码，并且将所获得的数据作为结果供应给BB解扰器168。 [0514] BB解扰器168给来自BCH解码器167的数据应用BB解扰，并且将所获得的数据作为结果供应给空删除单元169。 [0515] 空删除单元169从来自BB解扰器168的数据中删除由在图8中的垫整电容器112插入的空值，并且将该空值供应给多路分用器170。 [0516] 多路分用器170将多路复用的一个或多个流(目标数据)分成空删除单元169的数据，并且输出该数据，作为输出流。 [0517] 接收装置12可配置为不包括在图46中显示的一些模块。换言之，如果传输装置11(图8)配置为不包括时间交织器118、SISO/MISO编码器119、频率交织器120以及频率交织器124，那么接收装置12可配置为不包括时间解交织器163、SISO/MISO解码器162、频率解交织器161以及频率解交织器153，这些是分别与传输装置11的时间交织器118、SISO/MISO编码器119、频率交织器120以及频率交织器124对应的模块。 [0518] 图47是示出在图46中的位解交织器165的配置实例的方框图。 [0519] 位解交织器165由多路复用器(MUX)54和列扭转解交织器55配置，并且执行来自解映射器164的数据的符号位的(位)交织(图46)。 [0520] 即，多路复用器54对来自解映射器164的符号的符号位执行与由在图9中的多路分用器25执行的交换处理对应的反向交换处理(交换处理的反向处理)，即，用于将由交换处理交换的LDPC码的码位(其似然)的位置返回原始位置的反向交换处理，并且将所获得的LDPC码作为结果供应给列扭转解交织器55。 [0521] 列扭转解交织器55对来自多路复用器54的LDPC码执行与作为由在图9中的列扭转交织器24执行的重新排列处理的列扭转交织对应的列扭转解交织(列扭转交织的反向处理)，即，例如，作为反向重新排列处理的列扭转解交织，用于将由作为重新排列处理的列扭转交织改变设置的LDPC码的码位返回原始设置。 [0522] 具体而言，列扭转解交织器55将LDPC码的码位写入用于解交织的存储器中/从该存储器中读取所述码位，该存储器通过与在图28中所示的存储器31等相同的方式配置，从而执行列扭转解交织。 [0523] 在列扭转解交织器55中，在从存储器31中读取码位时，将读取地址用作写入地址，在用于解交织的存储器的行方向，执行码位的写入。而且，在码位写入存储器31中时，将写入地址用作读取地址，在用于解交织的存储器的列方向，执行码位的读取。 [0524] 将所获得的LDPC码作为列扭转解交织的结果从列扭转解交织器55中供应给LDPC解码器166。 [0525] 如果奇偶交织、列扭转交织和交换处理应用于从解映射器164中供应给位解交织器165的LDPC码中，那么位解交织器165可执行与奇偶交织对应的所有奇偶解交织(不执行与奇偶交织相反的处理，即，将奇偶交织改变设置的LDPC码的码位返回原始设置的奇偶解交织)、与交换处理对应的反向交换以及与列扭转交织对应的列扭转解交织。 [0526] 要注意的是，在图47中的位解交织器165包括执行与交换处理对应的反向交换处理的多路复用器54以及执行与列扭转交织对应的列扭转解交织的列扭转解交织器55，但是不包括执行与奇偶交织对应的奇偶解交织的模块，并且不执行奇偶解交织。 [0527] 因此，将应用反向交换处理和列扭转解交织并且不应用奇偶解交织的LDPC码从位解交织器165(其列扭转解交织器55)中供应给LDPC解码器166。 [0528] 使用通过至少应用与奇偶交织对应的列置换所获得的转换奇偶校验矩阵，LDPC解码器166对由在图8中的LDPC编码器115用于LDPC编码的奇偶校验矩阵H，执行来自位解交织器165的LDPC码的LDPC解码，并且将所获得的数据作为结果输出，作为LDPC目标数据的解码结果。 [0529] 图48是示出由图47的解映射器164、位解交织器165以及LDPC解码器166执行的处理的流程图。 [0530] 在步骤S111中，解映射器164将来自时间解交织器163的数据(映射在星座上的信号点上的数据)解映射，以执行正交解调，并且将数据供应给位解交织器165，然后，过程移动到步骤S112。 [0531] 在步骤S112中，位解交织器165执行来自解映射器164的解交织(位解交织)，并且过程移动到步骤S113。 [0532] 即，在步骤S112中，多路复用器54执行来自解映射器164的数据(与符号的符号位对应)的反向交换处理，并且将所获得的LDPC码的码位作为结果供应给列扭转解交织器55。 [0533] 列扭转解交织器55对来自多路复用器54的LDPC码执行列扭转解交织，并且将所获得的LDPC码(其似然)作为结果供应LDPC解码器166。 [0534] 在步骤S113中，LDPC解码器166使用由在图8中的LDPC编码器115用于LDPC编码的奇偶校验矩阵H，即，使用通过至少应用与奇偶交织对应的列置换所获得的转换奇偶校验矩阵，对奇偶校验矩阵H执行来自列扭转解交织器55的LDPC码的LDPC解码，并且将所获得的数据作为结果输出给BCH解码器167，作为LDPC目标数据的解码结果。 [0535] 虽然为了方便描述，与在图9中一样，也在图47中单独形成执行反向交换处理的多路复用器54以及执行列扭转解交织的列扭转解交织器55，但是多路复用器54和列扭转解交织器55可一体地形成。 [0536] 在图9中的位交织器116不执行列扭转交织时，不需要在图47中的位解交织器165中提供列扭转解交织器55。 [0537] 接下来，进一步描述由在图46中的LDPC解码器166执行的LDPC解码。 [0538] 如上所述，在图46中的LDPC解码器166对由在图8中的LDPC编码器115用于LDPC编码的奇偶校验矩阵H，使用通过至少应用与奇偶交织对应的列置换所获得的转换奇偶校验矩阵，执行从列扭转解交织器55中的LDPC码的LDPC解码，其中，应用反向交换处理和列扭转解交织，并且不应用奇偶解交织。 [0539] 在本文中，通常建议LDPC解码，通过使用转换奇偶校验矩阵来执行LDPC解码，在限制电路尺寸的同时，该解码能够在充分可行的范围内限制操作频率(例如，参照专利号4224777)。 [0540] 因此，首先，参照图49到图52，描述使用通常建议的转换奇偶校验矩阵的LDPC解码。 [0541] 图51示出了LDPC码的奇偶校验矩阵H的一个实例，其码长度N是90并且码率是2/3。 [0542] 在图49(以及稍后描述的图50和51)中，0由句号(.)表示。 [0543] 在图49中的奇偶校验矩阵H中，奇偶矩阵具有阶梯结构。 [0544] 图50示出了对在图49中的奇偶校验矩阵H应用在方程式(11)中的行置换和在方程式(12)中的列置换所获得的奇偶校验矩阵H'。 [0545] 行置换：6s+t+第一行→t+s+第一行 (11) [0546] 列置换：6x+y+第61列→5y+x+第61列 (12) [0547] 在方程式(11)和(12)中，s、t、x以及y分别是在满足0≤s<5、0≤t<6、0≤x<5以及0≤t<6的范围内的整数。 [0548] 根据在方程式(11)中的行置换，执行置换，以便分别使在除以6时具有余数1的第1、第7、第13、第19以及第25行成为第1、第2、第3、第4以及第5行，并且使在除以6时具有余数 2的第2、第8、第14、第20以及第26行成为第6、第7、第8、第9以及第10行。 [0549] 而且，根据在方程式(12)中的列置换，对第61列以及随后的列(奇偶矩阵)执行置换，以便分别使在除以6时具有余数1的第61、第67、第73、第79以及第85列成为第61、第62、第63、第64以及第65列，并且使在除以6时具有余数2的第62、第68、第74、第80以及第86列成为第66、第67、第68、第69以及第70列。 [0550] 通过这种方式，通过执行在图49中的奇偶校验矩阵H的行置换和列置换所获得的矩阵是图50的奇偶校验矩阵H'。 [0551] 在本文中，奇偶校验矩阵H的行置换不影响LDPC码的码位的设置。 [0552] 在将第K+qx+y+1个码位交织到第K+Py+x+1个码位的位置中的上述奇偶交织的信息长度K、作为循环结构的单元的列数P以及奇偶长度M(在这情况下，30)的除数q(＝M/P)分别是60、5以及6时，在方程式(12)中的列置换与奇偶交织对应。 [0553] 因此，在图50中的奇偶校验矩阵H'是通过至少应用列置换所获得的转换奇偶校验矩阵，使用在图49中的奇偶校验矩阵H的第K+Py+x+1列置换第K+qx+y+1列(在后文中适当地称为原始奇偶校验矩阵)。 [0554] 通过使在图50中的奇偶校验矩阵H'乘以应用与方程式(12)相同的置换的在图49中的奇偶校验矩阵H的LDPC码，输出零向量。即，在给作为原始奇偶校验矩阵H的LDPC码(一个码字)的行向量c应用在方程式(12)中的列置换所获得的行向量表示为c'时，HcT从奇偶校验矩阵的性能中变成零向量，以便H'c'T自然地变成零向量。 [0555] 从上文中，在图50中的转换奇偶校验矩阵H'是通过给原始奇偶校验矩阵H的LDPC码c应用在方程式(12)中的列置换所获得的LDPC码c'的奇偶校验矩阵。 [0556] 因此，通过给原始奇偶校验矩阵H的LDPC码c应用在方程式(12)中的列置换，使用在图50中的转换奇偶校验矩阵H'，在列置换之后，解码(LDPC解码)LDPC码c'，并且对解码结果，在方程式(12)中的列置换中应用反向置换，可以获得与使用奇偶校验矩阵H解码原始奇偶校验矩阵H的LDPC码的情况相似的解码结果。 [0557] 图51示出了在图50中的转换奇偶校验矩阵H'，在5×5矩阵的单元之间具有间隔。 [0558] 在图51中，转换奇偶校验矩阵H'由5×5(＝p×p)单元矩阵、将单元矩阵的一个或多个1设置为0的矩阵(在后文中，适当地称为准单元矩阵)、通过循环移位单元矩阵或准单元矩阵所获得的矩阵(在后文中，适当地称为移位矩阵)、单元矩阵、准单元矩阵以及移位矩阵中的两个或多个矩阵的总和(在后文中，适当地称为总和矩阵)以及5×5零矩阵的组合表示。 [0559] 可以说，由5×5单元矩阵、准单元矩阵、移位矩阵、总和矩阵以及零矩阵配置在图51中的转换奇偶校验矩阵H'。因此，构成转换奇偶校验矩阵H'的5×5矩阵(单元矩阵、准单元矩阵、移位矩阵、总和矩阵以及零矩阵)在后文中适当地称为本构矩阵。 [0560] 用于同时执行P校验节点运算和变量节点运算的架构可用于解码由P×P本构矩阵表示的奇偶校验矩阵的LDPC码。 [0561] 图52是示出执行这种解码的解码装置的配置实例的方框图。 [0562] 即，图52对在图49中的原始奇偶校验矩阵H使用通过至少应用在方程式(12)中的列置换所获得的在图51中的转换奇偶校验矩阵H'，示出解码LDPC码的解码装置的配置实例。 [0563] 在图52中的解码装置配置有：矢线数据储存存储器300，其配置有6个FIFO 3001到3006；选择器301，其选择FIFO 3001到3006；校验节点计算单元302；两个循环移位电路303和 308；矢线数据储存存储器304，其配置有18个FIFO 3041到30418；选择器305，其选择FIFO 3041到30418；接收数据存储器306，其储存接收数据；变量节点计算单元307；解码字计算单元309；接收数据重新排列单元310以及解码数据重新排列单元311。 [0564] 首先，描述在矢线数据储存存储器300和304中储存数据的方法。 [0565] 矢线数据储存存储器300配置有6个FIFO 3001到3006，即，通过使在图53中的转换奇偶校验矩阵H'的行数30除以本构矩阵的行数5(作为循环结构的单元的列数P)所获得的数量。FIFO 300y(y＝1、2、···、6)由与五个矢线对应的储存区域和消息的多个阶段构成，其数量等于本构矩阵的行数和列数(作为循环结构的单元的列数P)，可同时读取并且写入每个阶段的储存区域。FIFO 300y(y＝1、2、···、6)的储存区域的阶段的数量设置为9，这是在图53中的转换奇偶校验矩阵的行方向的1的最大数量(汉明权重)。 [0566] 通过在每行的水平方向关闭的形式(忽略0)，在FIFO 3001中，储存与在图51中的转换奇偶校验矩阵H'的第一行到第五行中的1的位置对应的数据(变量节点的消息vi)。即，在第j行和第i列表示为(j,i)时，在FIFO 3001的第一阶段的储存区域中，储存与转换奇偶校验矩阵H'的(1,1)到(5,5)的5×5单元矩阵的1的位置对应的数据。在第二阶段的储存区域中，储存与转换奇偶校验矩阵H'的(1,21)到(5,25)的移位矩阵(通过将5×5单元矩阵向右侧循环移位3所获得的移位矩阵)的1的位置对应的数据。同样，在第三到第八阶段的储存区域中，储存与转换奇偶校验矩阵H'相关联的数据。然后，在第九阶段的储存区域中，储存与转换奇偶校验矩阵H'的(1,86)到(5,90)的移位矩阵(通过使用0代替5×5单元矩阵的第一行的1并且将该单元矩阵向左侧循环移位1所获得的移位矩阵)的1的位置对应的数据。 [0567] 在FIFO 3002中，储存与在图51中的转换奇偶校验矩阵H'的第六行到第十行中的1的位置对应的数据。即，在FIFO 3002的第一阶段的储存区域中，储存与配置转换奇偶校验矩阵H'的(6,1)到(10,5)的总和矩阵(总和矩阵是通过将5×5单元矩阵向右侧循环移位1所获得的第一移位矩阵以及将5×5单元矩阵向右侧循环移位2所获得的第二移位矩阵的总和)的第一移位矩阵的1的位置对应的数据。在第二阶段的储存区域中，储存与配置转换奇偶校验矩阵H'的(6,1)到(10,5)的总和矩阵的第二移位矩阵的1的位置对应的数据。 [0568] 即，关于权重是2或更大的本构矩阵，在本构矩阵由权重是1的P×P单元矩阵、单元矩阵的一个或多个元素1设置为0的准单元矩阵、以及通过循环移位单元矩阵或准单元矩阵所获得的移位矩阵的多个部分的总和表示时，在相同的地址(在FIFO 3001到3006之中的相同FIFO)中，储存与权重是1的单元矩阵、准单元矩阵以及移位矩阵的1的位置对应的数据(与属于单元矩阵、准单元矩阵或移位矩阵的矢线对应的消息)。 [0569] 在后文中，也在第三到第九阶段的储存区域中，储存与转换奇偶校验矩阵H'相关联的数据。 [0570] 在FIFO 3003到3006中，也储存与转换奇偶校验矩阵H'相关联的数据。 [0571] 矢线数据储存存储器304配置有18个FIFO 3041到30418，即，通过使转换奇偶校验矩阵H'的列数90除以本构矩阵的列数5(作为循环结构的单元的列数P)所获得的数量。FIFO 304x(x＝1、2、···、18)由储存区域的多个阶段构成，并且从每个步骤的储存区域中可同时读取和写入与五个矢线对应的消息，其数量是转换本构矩阵的行数和列数(作为循环结构的单元的列数P)。 [0572] 通过在每行的竖直方向关闭的形式(忽略0)，在FIFO 3041中，储存与在图51中的转换奇偶校验矩阵H'的第一行到第五行中的1的位置对应的数据(校验节点的消息uj)。即，在FIFO 3041的第一阶段的储存区域中，储存与转换奇偶校验矩阵H'的(1,1)到(5,5)的5×5单元矩阵的1的位置对应的数据。在第二阶段的储存区域中，储存与配置转换奇偶校验矩阵H'的(6,1)到(10,5)的总和矩阵(总和矩阵是通过将5×5单元矩阵向右侧循环移位1所获得的第一移位矩阵以及将5×5单元矩阵向右侧循环移位2所获得的第二移位矩阵的总和)的第一移位矩阵的1的位置对应的数据。在第三阶段的储存区域中，储存与配置转换奇偶校验矩阵H'的(6,1)到(10,5)的总和矩阵的第二移位矩阵的1的位置对应的数据。 [0573] 即，关于权重是2或更大的本构矩阵，在本构矩阵由权重是1的P×P单元矩阵、单元矩阵的一个或多个元素1设置为0的准单元矩阵、以及通过循环移位单元矩阵或准单元矩阵所获得的移位矩阵的多个部分的总和表示时，在相同的地址(在FIFO 3041到30418之中的相同FIFO)中，储存与权重是1的单元矩阵、准单元矩阵以及移位矩阵的1的位置对应的数据(与属于单元矩阵、准单元矩阵或移位矩阵的矢线对应的消息)。 [0574] 在后文中，在第4和第五阶段的储存区域中，储存与转换奇偶校验矩阵H'相关联的数据。FIFO 3041的储存区域的阶段的数量是5，这是在从转换奇偶校验矩阵的第一到第5列在行方向的1的数量(汉明权重)的最大数量。 [0575] 在FIFO 3042到3043中，同样储存与转换奇偶校验矩阵H'相关联的数据，其长度(阶段的数量)是5。在FIFO 3044到30412中，同样储存与转换奇偶校验矩阵H'相关联的数据，其长度是3。在FIFO 30413到30418中，同样储存与转换奇偶校验矩阵H'相关联的数据，其长度是2。 [0576] 接下来，描述在图52中的解码装置的操作。 [0577] 配置有6个FIFO 3001到3006的矢线数据储存存储器300根据信息(矩阵数据)D312，从FIFO 3001到3006中选择储存数据的FIFO，该信息表示在前一个阶段从循环移位电路308中供应的5个消息D311所属的在图51中的转换奇偶校验矩阵H'的行，并且依次在所选择的FIFO中共同储存这5个消息D311。在读取数据时，矢线数据储存存储器300依次从FIFO 3001中读取5个消息D3001，以在后续阶段中，供应给选择器301。在从FIFO 3001中读取消息结束之后，矢线数据储存存储器300依次从FIFO 3002到3006中读取消息，以供应给选择器301。 [0578] 选择器301根据选择的信号D301，从目前从FIFO 3002到3006中读出数据的FIFO中选择5个消息，并且将所选择的消息作为消息D302供应给校验节点计算单元302。 [0579] 配置有5个校验节点计算器3021到3025的校验节点计算单元302使用通过选择器301供应的消息D302(D3021到D3025)(在方程式(7)中的消息vi)，根据方程式(7)执行校验节点运算，并且将所获得的5个消息D303(D3031到D3035)(在方程式(7)中的消息uj)作为校验节点运算的结果供应给循环移位电路303。 [0580] 循环移位电路303根据信息(矩阵数据)D305，执行由校验节点计算单元302获得的5个消息D3031到D3035的循环移位，该信息表示在转换奇偶校验矩阵H'中的原始单元矩阵的循环移位执行的值，以获得相应矢线，并且将结果作为消息D304供应给矢线数据储存存储器304。 [0581] 配置有18个FIFO 3041到30418的矢线数据储存存储器304根据信息D305，从FIFO 3041到30418中选择储存数据的FIFO，该信息表示在前一个阶段从循环移位电路303中供应的5个消息D304所属的转换奇偶校验矩阵H'的行，并且依次在所选择的FIFO中共同储存这5个消息D304。在读取数据时，矢线数据储存存储器304依次从FIFO 3041中读取5个消息D3041，以在后续阶段中，供应给选择器305。在从FIFO 3041中读取消息结束之后，矢线数据储存存储器304也依次从FIFO 3042到30418中读取消息，以供应给选择器305。 [0582] 选择器305根据选择的信号D307，从目前从FIFO 3041到30418中读出数据的FIFO中选择5个消息，并且将所选择的消息作为消息D308供应给变量节点计算单元307和解码字计算单元309。 [0583] 另一方面，接收数据重新排列单元310通过在方程式(12)中的列置换，重新排列通过与在图49中的奇偶校验矩阵H对应的通信信道13接收的LDPC码D313，并且将LDPC码作为接收数据D314供应给接收数据存储器306。接收数据存储器306从接收数据重新排列单元310中供应的接收数据D314中计算接收LLR(对数似然比)，以储存并且共同将这5个接收的LLR作为接收值D309供应给变量节点计算单元307和解码字计算单元309。 [0584] 配置有5个变量节点计算器3071到3075的变量节点计算单元307使用通过选择器305供应的消息D308(D3081到D3085)(在方程式(1)中的消息uj)以及从接收数据存储器306中供应的5个接收值D309(在方程式(1)中的接收值u0i)，根据方程式(1)执行变量节点运算，并且将所获得的消息D310(D3101到D3105)(在方程式(1)中的消息vi)作为运算结果供应给循环移位电路308。 [0585] 循环移位电路308根据信息，执行由变量节点计算单元307计算的消息D3101到D3105的循环移位，该信息表示在转换奇偶校验矩阵H'中的原始单元矩阵的循环移位执行的值，以获得相应矢线，并且将结果作为消息D311供应给矢线数据储存存储器300。 [0586] 通过单轮上述运算，可执行LDPC码的单次解码。在图52中的解码装置将LDPC码解码预定的次数，然后，由解码字计算单元309和解码数据重新排列单元311获得最终解码结果，以输出。 [0587] 即，配置有5个解码字计算器3091到3095的解码字计算单元309使用由选择器305输出的5个消息D308(D3081到D3085)(在方程式(5)中的消息uj)以及从接收数据存储器306中供应的5个接收值D309(在方程式(5)中的接收值u0i)，根据方程式(5)计算解码结果(解码字)，作为多次解码的最终阶段，并且将所获得的解码数据D315作为结果供应给解码数据重新排列单元311。 [0588] 解码数据重新排列单元311对从解码字计算单元309中供应的解码数据D315，执行在方程式(12)中的列置换的反向置换，从而重新排列其顺序，并且输出解码数据，作为最终解码结果D316。 [0589] 如上所述，通过给奇偶校验矩阵(原始奇偶校验矩阵)执行行置换和列置换中的任一个或这两者，并且将其转换成由p×p单元矩阵、单元矩阵的一个或多个元素1设置为0的准单元矩阵、通过循环移位单元矩阵或准单元矩阵所获得的移位矩阵、通过求单元矩阵、准单元矩阵、以及移位矩阵中的多个的总和所获得的总和矩阵、以及p×p 0矩阵的组合(即，本构矩阵的组合)表示的奇偶校验矩阵(转换奇偶校验矩阵)，可以采用架构，用于同时执行P校验节点运算和P变量节点运算，作为LDPC码的解码，其中，P小于在奇偶校验中的列数和行数。在采用架构，用于同时执行P校验节点运算和P变量节点运算，作为LDPC码的解码，其中，P小于在奇偶校验矩阵中的列数和行数时，与同时执行节点运算，用于在奇偶校验矩阵中的相同数量的列数和行数的情况相比，可在可行范围内限制操作频率，以执行多次重复解码。 [0590] 通过同时执行P校验节点运算和P变量节点运算，配置在图46中的接收装置12的LDPC解码器166执行LDPC解码，与在图52中的解码装置的情况一样。 [0591] 即，为了简化解释，假设由配置在图8中的传输装置11的LDPC编码器115输出的LDPC码的奇偶校验矩阵是奇偶校验矩阵H，其中，奇偶矩阵具有在图49中所示的阶梯结构，例如，通过将信息长度K、作为循环结构的单元的列数P以及奇偶长度M的约数q(＝M/P)分别设为60、5以及6，传输装置11的奇偶交织器23执行奇偶交织，以将第K+qx+y+1码位交织到第K+Py+x+1码位的位置中。 [0592] 如上所述，奇偶交织与在方程式(12)中的列置换对应，以便LDPC解码器166不需要执行在方程式(12)中的列置换。 [0593] 因此，在图46中的接收装置12中，如上所述，将不应用奇偶解交织的LDPC码(即，在执行在方程式(12)中的列置换的状态中的LDPC码)从列扭转解交织器55中供应给LDPC解码器166，并且LDPC解码器166执行与在图54中的解码装置的处理相似的处理，除了不执行在方程式(12)中的列置换以外。 [0594] 即，图53示出了在图46中的LDPC解码器166的配置实例。 [0595] 在图53中，LDPC解码器166配置为在图52中的解码装置，除了不提供在图52中的接收数据重新排列单元310以外，并且执行与在图52中的解码装置的处理相似的处理，除了不执行在方程式(12)中的列置换以外，以便省略其描述。 [0596] 如上所述，LDPC解码器166可配置为没有接收数据重新排列单元310，以便可使其规模小于在图52中的解码装置的规模。 [0597] 虽然在图49到53中，为了简化解释，将码长度N、信息长度K、作为循环结构的单元的列数(本构矩阵的行数和列数)以及奇偶长度M的约数q(＝M/P)分别设为90、60、5以及6，但是码长度N、信息长度K、作为循环结构的单元的列数P以及约数q(＝M/P)不限于上述值。 [0598] 即，在图8的传输装置11中，LDPC编码器115输出LDPC码，例如，其码长度N是64800、16200等，信息K是N–Pq(＝N–M)，作为循环结构的单元的列数P是360，并且约数q设为M/P，在图53中的LDPC解码器166也可适用于对这种LDPC码同时执行P校验节点运算和变量节点运算来执行LDPC解码的情况。 [0599] 图54是配置在图47中的位解交织器165的多路复用器54的处理的示图。 [0600] 即，图54A示出了多路复用器54的功能配置实例。 [0601] 多路复用器54包括反向交换单元1001和存储器1002。 [0602] 多路复用器54对在先前阶段中从解映射器164中供应的符号的符号位的原始位置，执行与由传输装置11的多路分用器25执行的交换处理对应的反向交换处理(交换处理的反向处理)，即，用于将由交换处理交换的LDPC码的码位(符号位)的位置返回原始位置的反向交换处理，并且在以下阶段中，将所获得的LDPC码作为结果供应给列扭转解交织器55。 [0603] 即，在多路复用器54中，将b个符号的mb位的符号位y0、y1、···、ymb-1供应给在(连续)b个符号的单元内的反向交换单元1001。 [0604] 反向交换单元1001执行反向交换，用于将mb位的符号位y0到ymb-1返回原始mb码位b0、b1、···、bmb-1的原始设置(在传输装置11侧上配置多路分用器25的交换单元32中进行交换之前，码位b0到bmb-1的设置)，并且输出所获得的mb码位b0到bmb-1，作为结果。 [0605] 存储器1002具有储存容量，用于在行(水平)方向储存mb位并且在列(竖直)方向储存N/(mb)位，与在传输装置11侧上配置多路分用器25的存储器31一样。即，存储器1002配置有储存N/(mb)位的mb列。 [0606] 在存储器1002中，在从传输装置11的多路分用器25的存储器31中读取码位的方向，写入由反向交换单元1001输出的LDPC码的码位，并且在将码位写入存储器31中的方向，读取写入存储器1002中的码位。 [0607] 即，在接收装置12的多路复用器54中，如图54A中所示，在存储器1002中从第一行向下，在mb位的单位中，在行方向，依次写入由反向交换单元1001输出的LDPC码的码位。 [0608] 在与一个码长度一样多的码位的写入结束时，多路复用器54在列方向从存储器1002中读取码位，以在后续阶段中，供应给列扭转解交织器55。 [0609] 在本文中，图54B是示出从存储器1002中读取码位的示图。 [0610] 多路复用器54从左列到右列向下(在列方向)从配置存储器1002的列的顶部读取LDPC码的码位。 [0611] 图55为配置在图47中的位解交织器165的列扭转解交织器55的处理的示图。 [0612] 即，图55示出了多路复用器54的存储器1002的配置实例。 [0613] 存储器1002具有储存容量，用于在列(竖直)方向储存mb位并且在行(水平)方向储存N/(mb)位，并且配置有mb列。 [0614] 在行方向将LDPC码的码位写入存储器1002中并且在列方向从存储器中读取所述码位时，列扭转解交织器55控制读取开始位置，从而执行列扭转解交织。 [0615] 即，对多列中的每列，通过适当地改变开始读取码位的读取开始位置，列扭转解交织器55执行用于将由列扭转交织重新排列的码位的设置返回原始设置中的反向重新排列处理。 [0616] 在本文中，图55示出了在调制方案是16APSK或16QAM并且在图28中显示的倍数b是1的情况下存储器1002的配置实例。因此，一个符号的位数m是4位，并且存储器1002配置有4(＝mb)列。 [0617] 代替多路复用器54，列扭转解交织器55从存储器1002的第一行向下，在行方向，依次写入由交换单元1001输出的LDPC码的码位。 [0618] 在与一个码长度一样多的码位的写入结束时，列扭转解交织器55从左列到右列向下(在列方向)从存储器1002的顶部读取码位。 [0619] 在将在传输装置11侧上的列扭转交织器24写入码位的写入开始位置用作码位的读取开始位置的同时，列扭转解交织器55从存储器1002中读取码位。 [0620] 即，在将每列的顶部(最高)位置的地址设为0的同时，列方向的每个位置的地址通过升序由整数表示时，在调制方案是16APSK或16QAM并且倍数b设为1时，在列扭转解交织器55中，读取开始位置对于最左列设为地址是0的位置，读取开始位置对于第二(从左边开始)列设为地址是2的位置，读取开始位置对于第3列设为地址是4的位置，并且读取开始位置对于第4列设为地址是7的位置。 [0621] 对于读取开始位置位于除了地址是0的位置以外的位置上的列，在将码位读入最低位置中时，返回到顶部(地址是0的位置)，并且读取直接位于读取开始位置之前的位置。然后，从下一(右)列开始执行读取。 [0622] 由列扭转交织重新排列的码位的设置由上述列扭转解交织返回原始设置中。 [0623] 图56是示出在图46中的位解交织器165的另一个配置实例的方框图。 [0624] 在图中，将相同的参考数字分配给在与在图47中的部分对应的部分，并且在后文中适当地省略其描述。 [0625] 即，在图56中的位解交织器165通过与在图57中的方式相同的方式配置，除了最近提供奇偶解交织器1011以外。 [0626] 在图56中，配置有多路复用器(MUX)54、列扭转解交织器55以及奇偶解交织器1011的位解交织器165执行来自解映射器164的LDPC码的码位的位解交织。 [0627] 即，多路复用器54执行来自解映射器164的LDPC码的与由传输装置11的多路分用器25执行的交换处理对应的反向交换处理(交换处理的反向处理)，即，用于将由交换处理交换的码位的位置返回原始位置的反向交换处理，并且将所获得的LDPC码作为结果供应给列扭转解交织器55。 [0628] 列扭转解交织器55给来自多路复用器54的LDPC码应用与作为由传输装置11的列扭转交织器24执行的重新排列处理的列扭转交织对应的列扭转解交织。 [0629] 将作为列扭转解交织的结果获得的LDPC码从列扭转解交织器55中供应给奇偶解交织器1011。 [0630] 奇偶解交织器1011给在列扭转解交织器55的列扭转解交织之后的码位，执行与由传输装置11的奇偶交织器23执行的奇偶交织对应的奇偶解交织(奇偶交织的反向处理)，即，将由奇偶交织改变设置的LDPC码的码位返回原始设置的奇偶解交织。 [0631] 将作为奇偶解交织的结果获得的LDPC码从奇偶解交织器1011中供应给LDPC解码器166。 [0632] 因此，在图56中的位解交织器165中，将应用反向交换处理、列扭转解交织以及奇偶解交织的LDPC码(即，由LDPC编码根据奇偶校验矩阵H获得的LDPC码)供应给LDPC解码器166。 [0633] LDPC解码器166使用由传输装置11的LDPC编码器115使用的奇偶校验矩阵H，从位解交织器165中执行LDPC码的LDPC解码。即，LDPC解码器166使用由传输装置11的LDPC编码器115用于LDPC编码的奇偶校验矩阵H本身或者使用通过给奇偶校验矩阵H至少应用与奇偶交织对应的列置换来获得的转换奇偶校验矩阵，从位解交织器165中执行LDPC码的LDPC解码。 [0634] 在本文中，在图56中，由于将由LDPC编码根据奇偶校验矩阵H获得的LDPC码从位解交织器165(其奇偶解交织器1011)中供应给LDPC解码器166，所以在使用由传输装置11的LDPC编码器115用于LDPC编码的奇偶校验矩阵H本身，执行LDPC码的LDPC解码时，LDPC解码器166可配置有通过全串联解码方案执行LDPC解码以便依次给每个节点执行消息(校验节点消息和变量节点消息)的运算的解码装置或者通过全并联解码方案执行LDPC解码以便同时(平行)给所有节点执行消息的运算的解码装置。 [0635] 而且，在LDPC解码器166使用通过至少执行与由传输装置11的LDPC编码器115用于LDPC编码的奇偶校验矩阵H的奇偶交织对应的列置换所获得的转换奇偶校验矩阵，执行LDPC码的LDPC解码时，LDPC解码器166可配置有架构的解码装置，用于同时执行P(或除了1以外的约数P)个校验节点运算和变量节点运算，作为解码装置(图52)，包括接收数据重新排列单元310，以通过给LDPC码应用与列置换相似的列置换，用于获得转换奇偶校验矩阵，来重新排列LDPC码的码位。 [0636] 虽然在图56中，为了方便描述，单独地形成执行反向交换处理的多路复用器54、执行列扭转解交织的列扭转解交织器55以及执行奇偶解交织的奇偶解交织器1011，但是多路复用器54、列扭转解交织器55以及奇偶解交织器1011中的两个或多个可一体地形成，与传输装置11的奇偶交织器23、列扭转交织器24以及多路分用器25一样。 [0637] 如果位交织器116(图8)配置为不包括奇偶交织器23和列扭转交织器24，那么在图56中，位解交织器165可配置为不包括列扭转解交织器55和奇偶解交织器1011。 [0638] 在这种情况下，LDPC解码器166可配置有通过使用奇偶校验矩阵H本身的全串联解码方案执行LDPC解码的解码装置、通过使用奇偶校验矩阵H本身的全并联解码方案执行LDPC解码的解码装置、以及使用转换奇偶校验矩阵H'执行LDPC解码的具有同时执行P个校验节点运算和P个变量节点运算的接收数据重新排列单元310的解码装置(图52)。 [0639] 传输装置11的位交织器116(图8)执行其他位交织(在LDPC码的预定位数是模块时，包括每个模块的交织)，代替列扭转交织和交换处理。 [0640] 如果在传输装置11的位交织器116中执行其他位交织，代替列扭转交织和交换处理，那么接收装置12的位解交织器165(图47)将由传输装置11的位交织器116执行的其他位交织返回原点，代替列扭转交织和交换处理。 [0641] <接收系统的配置实例> [0642] 图57为示出接收装置12可以适用的接收系统的第一配置实例的方框图。 [0643] 在图57中，接收系统配置有获取单元1101、传输信道解码处理器1102以及信息源解码处理器1103。 [0644] 获取单元1101通过传输信道(通信信道)(未显示)(例如，地面数字广播、数字卫星广播以及CATV网络、互联网等网络)获得信号，包括通过至少LDPC目标数据(例如，节目的图像数据或声音数据)的LDPC编码所获得的LDPC码，以供应给传输信道解码处理器1102。 [0645] 在本文中，如果通过地面波、卫星波、CATV(有线电视)网络等从广播站中广播由获取单元1101获得的信号，那么(例如)获取单元1101配置有调谐器、STB(机顶盒)等。在从网络服务器(例如，IPTV(互联网协议电视))中多播传输由获取单元1101获得的信号时，例如，获取单元1101配置有网络I/F(接口)，例如，NIC(网络接口卡)。 [0646] 传输信道解码处理器1102与接收装置12对应。传输信道解码处理器1102通过传输信道，对由获取单元1101获得的信号，应用传输信道解码处理，至少包括用于纠正在传输信道中发生的错误的处理，并且将所获得的信号作为结果供应给信息源解码处理器1103。 [0647] 即，通过传输信道由获取单元1101获取的信号是通过至少执行用于纠正在传输信道中发生的错误的纠错编码所获得的信，并且传输信道解码处理器1102对这种信号应用传输信道解码处理，例如，纠错处理。 [0648] 在本文中，例如，纠错编码包括LDPC编码、BCH编码等。在本文中，作为纠错编码，至少执行LDPC编码。 [0649] 而且，传输信道解码处理可包括调制信号的解调等。 [0650] 信息源解码处理器1103对应用传输信道解码处理的信号，应用信息源解码处理，至少包括用于将压缩信息扩展为原始信息的处理。 [0651] 即，具有以下情况：给通过传输信道由获取单元1101获取的信号应用压缩信息的压缩编码，以便减少作为信息的图像和音频的数据量，并且在这种情况下，信息源解码处理器1103对应用传输信道解码处理的信号，应用信息源解码处理，例如，用于将压缩信息扩展为原始信息的处理(扩展处理)。 [0652] 如果不给通过传输信道由获取单元1101获取的信号应用压缩编码，那么信息源解码处理器1103不执行用于将压缩信息扩展为原始信息的处理。 [0653] 在本文中，例如，扩展处理包括MPEG解码等。而且，除了扩展处理以外，传输信道解码供应还可能包括解扰等。 [0654] 在如上所述配置的接收系统中，例如，获取单元1101给图像和音频的数据应用压缩编码(例如，MPEG编码)，并且获得该信号，通过传输信道，给该信号应用纠错编码(例如，LDPC编码)，以供应给传输信道解码处理器1102。 [0655] 传输信道解码处理器1102给来自获取单元1101的信号应用与由接收装置12执行的处理相似的处理等，作为传输信道解码处理，并且将所获得的信号作为结果供应给信息源解码处理器1103。 [0656] 信息源解码处理器1103给来自传输信道解码处理器1102的信号应用信息源解码处理，例如，MPEG解码，并且输出所获得的图像或音频，作为结果。 [0657] 如上所述在图59中的接收系统可应用于电视调谐器等中，例如，该调谐器接收电视广播，作为数字广播。 [0659] 而且，关于获取单元1101、传输信道解码处理器1102以及信息源解码处理器1103，可以形成一组获取单元1101和传输信道解码处理器1102、一组传输信道解码处理器1102和信息源解码处理器1103以及一组获取单元1101、传输信道解码处理器1102以及信息源解码处理器1103，作为一个单独的装置。 [0660] 图58为示出接收装置12可以适用的接收系统的第二配置实例的方框图。 [0661] 同时，在图中，将相同的参考数字分配给与在图57中的部分对应的部分，并且在后文中适当地省略其描述。 [0662] 在图58中的接收系统与在图57中的接收系统的共同之处在于，包括获取单元1101、传输信道解码处理器1102以及信息源解码处理器1103，并且与在图57中的接收系统的不同之处在于，最近提供输出单元1111。 [0663] 例如，输出单元1111是显示图像的显示装置以及用于输出声音的扬声器，并且输出图像、音频等，作为从信息源解码处理器1103中输出的信号。即，输出单元1111显示图像或者输出音频。 [0664] 例如，如上所述在图58中的接收系统可以应用于接收作为数字广播的电视广播的TV(电视接收器)、接收无线电广播的无线电接收器等中。 [0665] 如果对由获取单元1101获得的信号不应用压缩编码时，那么将由传输信道解码处理器1102输出的信号供应给输出单元1111。 [0666] 图59为示出接收装置12可以适用的接收系统的第三配置实例的方框图。 [0667] 在图中，将相同的参考数字分配给与在图57中的部分对应的部分，并且在后文中适当地省略其描述。 [0668] 在图61中的接收系统与在图59中的接收系统的共同之处在于，包括获取单元1101和传输信道解码处理器1102。 [0669] 然而，在图59中的接收系统与在图57中的接收系统的不同之处在于，不提供信息源解码处理器1103，并且最近提供记录单元1121。 [0670] 记录单元1121在记录(储存)介质(例如，光盘、硬盘(磁盘)以及闪速存储器)内记录(储存)从传输信道解码处理器1102中输出的信号(例如，MPEG TS的TS数据包)。 [0671] 如上所述在图59中的接收系统可以应用于记录电视广播的记录器等中。 [0672] 在图59中，可给接收系统提供信息源解码处理器1103，并且信息源解码处理器1103可记录应用信息源解码处理的信号，即，通过在记录单元1121内解码所获得的图像和音频。 [0673] <计算机的一个实施方式> [0674] 上述一系列处理可由硬件或者由软件执行。在一系列处理由软件执行时，配置软件的程序安装在通用计算机等内。 [0675] 图60示出了安装执行这系列处理的程序的计算机的一个实施方式的配置实例。 [0676] 程序可以提前储存在硬盘705以及作为储存在计算机内的记录介质的ROM 703内。 [0677] 可替换地，程序可以临时或永久储存(记录)在可移动记录介质711上，例如，软盘、CD-ROM(光盘只读存储器)、MO(磁光)盘、DVD(数字通用光盘)、磁盘以及半导体存储器。可提供可移动记录介质711，作为所谓的封装软件。 [0678] 除了从上述可移动记录介质711中安装在计算机上以外，程序还可通过用于数字卫星广播的卫星从下载站中无线传输给计算机，或者通过网络(例如，LAN(局域网)以及互联网)有线传输给计算机，并且计算机可接收由通信单元708通过这种方式传输的程序，以安装在内部硬盘705内。 [0679] 计算机具有嵌入的CPU(中央处理器)702。输入/输出接口710通过总线701连接至CPU 702，并且在通过用户操作配置有键盘、鼠标、麦克风等的输入单元707，通过输入/输出接口710输入指令时，CPU 702根据所述指令执行储存在ROM(只读存储器)703内的程序。可替换地，CPU 702装载储存在硬盘705内的程序、从由通信单元708接收的卫星或网络中传输的并且安装在硬盘705内的程序、或者在要执行的RAM(随机存取存储器)704上从安装在要安装在硬盘705上的驱动器709上的可移动记录介质711中读取的程序。根据这个，CPU 702执行根据上述流程图的处理或者由上述方框图的配置执行的处理。然后，例如，CPU 702根据需要通过输入/输出接口710从配置有LCD(液晶显示器)、扬声器等的输出单元706中输出处理结果，或者从通信单元708中传输处理结果，或者在硬盘705内记录处理结果。 [0681] 而且，程序可由一个计算机处理或者由多个计算机通过分布的方式处理。进一步，程序可传输给远程计算机，以执行。 [0682] 在本文中，在本说明书中，系统表示多个成分(装置、模块(元件)等)的组件，并且所有成分可在或不在相同的外壳内。因此，该系统是容纳在单独外壳内并且通过网络连接的多个装置中的任一个，并且是包括容纳在一个外壳内的多个模块的一个装置。 [0684] 例如，本技术可采用云计算配置，一个功能由多个装置通过网络共享并且合作处理。 [0685] 在上述流程图中描述的每个步骤可在一个装置中执行，或者可由多个装置共享并且在多个装置上执行。 [0686] 如果一个步骤包括多个过程，那么包含在一个步骤内的多个过程可在一个装置内执行，或者可由多个装置共享并且在多个装置上执行。 [0687] 例如，上述新LDPC码(其奇偶校验矩阵初始值表格)可通过通信信道13(图7)，任一个通信信道是卫星电路、地面波以及电缆(有线电路)。而且，新LDPC码可用于数据传输，而非数字广播。 [0688] 在本文中描述的效应不仅仅限于说明，可具有除了在本文中描述的效应以外的效应。 [0689] 参考符号描述 [0690] 11：传输装置 [0691] 12：接收装置 [0692] 23：奇偶交织器 [0693] 24：列扭转交织器 [0694] 25：多路分用器 [0695] 31：存储器 [0696] 32：交换单元 [0697] 54：多路复用器 [0698] 55：列扭转交织器 [0699] 111：模式自适应/多路复用器 [0700] 112：垫整电容器 [0701] 113：BB扰频器 [0702] 114：BCH编码器 [0703] 115：LDPC编码器 [0704] 116：位交织器 [0705] 117：映射器 [0706] 118：时间交织器 [0707] 119：SISO/MISO编码器 [0708] 120：频率交织器 [0709] 121：BCH编码器 [0710] 122：LDPC编码器 [0711] 123：映射器 [0712] 124：频率交织器 [0713] 131：帧构建器&资源分配 [0714] 132：OFDM生成 [0715] 151：OFDM处理器 [0716] 152：帧管理 [0717] 153：频率解交织器 [0718] 154：解映射器 [0719] 155：LDPC解码器 [0720] 156：BCH解码器 [0721] 161：频率解交织器 [0722] 162：SISO/MISO解码器 [0723] 163：时间解交织器 [0724] 164：解映射器 [0725] 165：位解交织器 [0726] 166：LDPC解码器 [0727] 167：BCH解码器 [0728] 168：BB解扰器 [0729] 169：空删除 [0730] 170：多路分用器 [0731] 300：矢线数据储存存储器 [0732] 301：选择器 [0733] 302：校验节点计算单元 [0734] 303：循环移位电路 [0735] 304：矢线数据储存存储器 [0736] 305：选择器 [0737] 306：接收数据存储器 [0738] 307：变量节点计算单元 [0739] 308：循环移位电路 [0740] 309：解码字计算单元 [0741] 310：接收数据重新排列单元 [0742] 311：解码数据重新排列单元 [0743] 601：编码处理器 [0744] 602：储存单元 [0745] 611：码率设置单元 [0746] 612：初始值表格读取单元 [0747] 613：奇偶校验矩阵生成单元 [0748] 614：信息位读取单元 [0749] 615：编码奇偶操作单元 [0750] 616：控制器 [0751] 701：总线 [0752] 702：CPU [0753] 703：ROM [0754] 704：RAM [0755] 705：硬盘 [0756] 706：输出单元 [0757] 707：输入单元 [0758] 708：通信单元 [0759] 709：驱动器 [0760] 710：输入/输出接口 [0761] 711：可移动记录介质 [0762] 1001：反向交换单元 [0763] 1002：存储器 [0764] 1011：奇偶解交织器 [0765] 1101：获取单元 [0766] 1102：传输信道解码处理器 [0767] 1103：信息源解码处理器 [0768] 1111：输出单元 [0769] 1121：记录单元 |
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