本发明的实施例涉及提供一种用于扩展纠正不良情况的能力的半导 体存储装置。
根据本发明的一个方面，提供了一种半导体存储装置，包括：多个错 误纠正码(ECC)组，每个ECC组包括被配置成从半导体存储装置读取 和向半导体存储装置写入的多个数据以及被配置成纠正多个数据的错误 的多个奇偶校验数据，其中至少一个ECC组包括分配在分散的、不相邻 的存储单元中的多个数据。
根据本发明的另一方面，提供了一种半导体存储装置，包括：多个存 储单元，用于存储被配置成从半导体存储装置读取和向半导体存储装置写 入的多个数据以及被配置成纠正所述数据的错误的多个奇偶校验数据；以 及多个读出放大器和驱动器，用来输入和输出存储单元的数据，其中所述 数据和奇偶校验数据形成用来进行错误纠正的多个错误纠正码(ECC)组， 且至少一个ECC组包括分配在分散的、不相邻的存储单元中的数据。
附图说明
图1是示出当应用传统ECC时半导体存储装置的总线线路布置的框 图。
图2是示出错误没有被ECC恢复的情况的示图。
图3是根据本发明第一实施例的使用十六个输入/输出端子的半导体 存储装置的框图。
图4是根据本发明第二实施例的使用三十二个输入/输出端子的半导 体存储装置的框图。
图5A和5B是示出在ECC组进行的编码和解码过程的流程图。
图6A和6B是描绘当应用ECC时半导体存储装置的读/写路径的框 图。
图7A和7B是详细示出图6所示的读/写路径的示图。
图8A-8C是图5B所示的伴随解码器(syndrome decoder)和错误 纠正器的详细电路图。

以下将参照附图详细说明本发明的优选实施例，从而使本领域技术人 员可以容易地实现本发明。本发明不限于以下所述的实施例，而是可以以 各种形式来实现，且这些实施例仅用来充分公开本发明，并使本领域技术 人员完全了解本发明的范围。
图3是根据本发明第一实施例的使用十六个输入/输出端子的半导体 存储装置的框图。
参照图3，根据本发明的半导体存储装置包括多个ECC组 ECCGROUP_0和ECCGROUP_1，这些组包括从GIO0到GIO15的多 个全局数据和从PA0到PA7的多个奇偶校验数据。GIO0到GIO15的多 个全局数据从半导体存储装置读取或向半导体存储装置写入，并分配在全 局输入/输出(I/O)线上。多个奇偶校验数据对从GIO0到GIO15的多个 全局数据的错误进行纠正，并分配在奇偶校验线PA上。至少一个ECC 组包括存储在分散的、不相邻的存储单元中的全局数据。
可取地，多个奇偶校验数据存储在分散的、不相邻的存储单元中。
在图3所示的第一ECC组ECCGROUP_0中，与分配在GIO0的数 据邻近的数据分配在第二ECC组ECCGROUP_1中，而不是在第一ECC 组ECCGROUP_0中。也就是说，包括在第一ECC组ECCGROUP_0 中的任何全局数据GIO0-GIO7和奇偶校验数据PA0-PA3不是彼此邻近 地分配。同样地，包括在第二ECC组ECCGROUP_1中的任何全局数据 GIO8-GIO15和奇偶校验数据PA4-PA7不是彼此邻近地分配。
如果数据和奇偶校验数据分散地分配，则即使发生位线短路，位线电 路的两个位的错误也是逐个分离地分配在第一ECC组ECCGROUP_0和 第二ECC组ECCGROUP_1中。也就是说，在现有技术中难以基于ECC 组中的两个位的错误来纠正错误。然而，如果ECC组是根据本发明来分 配的，则具有通过ECC组自身来纠正错误且不需要修复的优势，因为错 误是逐个分散在在两个ECC组中。
本发明的主要思想是将半导体存储装置中生成的错误分散到彼此不 同的ECC组。因此，如果在半导体存储装置的特定部分出现了不能纠正 的错误，则所述错误可被分离地分配在不同的ECC组中以便在ECC组 自身中被纠正。
如果所有ECC组的全局数据和奇偶校验数据都如在附图中所示的那 样分离地分配，则可修复最多的错误。然而，根据设计技术，可分离地分 配各ECC组中特定一个ECC组的数据和奇偶校验数据，或基于传统发 明来分配奇偶校验数据而仅分离地分配数据。
图4是根据本发明第二实施例的使用三十二个输入/输出端子的半导 体存储装置的框图。
图4示出使用三十二个输入和输出来形成四个ECC组，即第一到第 四ECC组ECCGROUP_0-ECCGROUP_3的情况，并示出形成ECC 组的十二个位的一半，即六个位。在如图4所示使用三十二个输入和输出 的情况下，与如图3所示使用十六个输入和输出的情况相比，可在更多 ECC组中分离地分配全局数据和奇偶校验数据。
也就是说，在图4中，不仅包括在同一ECC组中的全局数据和奇偶 校验数据不在位线上相邻地分配，而且包括在同一ECC组中的全局数据 和奇偶校验数据也没有分配到同一子字线驱动器块SWD。因此，如果发 生由于子字线接触不良导致的错误，则ECC组自身可纠正该错误。
如图所示，分配在通过一个块组在一起的输入/输出读出放大器块 IOSA×4和写驱动器块WTDRV×4中的全局数据和奇偶校验数据被分别 分配在不同的ECC组。例如，通过输入/输出读出放大器块IOSA×4和写 驱动器块WTDRV×4所输入和输出的数据被分离地分配在第一到第四 ECC组ECCGROUP_0-ECCGROUP_3中。在这种情况下，如果在输 入/输出读出放大器块IOSA×4和写驱动器块WTDRV×4中发生不良情 况，则ECC组自身的恢复能力与传统发明相比得到提高。
分离地分配包括在同一ECC组中的全局数据和奇偶校验数据的方法 有多种。如果包括在同一ECC组中的全局数据和奇偶校验数据被分配到 彼此不同的字线，则可在该ECC组自身中恢复字线接触不良情况。
已说明了根据本发明来分配ECC组的全局数据和奇偶校验数据。以 下将说明如何在ECC组中进行错误纠正。尽管在ECC组中进行的错误 纠正有多种方法，然而只参照附图说明其中一种方法。尽管ECC组以任 何方法进行错误纠正，然而可通过如上所述的分离分配来提高ECC组的 错误纠正能力。
图5A和5B是示出在ECC组进行的编码和解码过程的流程图。
图5A示出编码过程，图5B示出解码过程。具有8位全局数据和4 位奇偶校验数据的总共12位形成一个ECC组。
编码过程使用输入/输出(I/O)数据IO0-IO7来生成奇偶校验数据 PA0-PA3。该过程被称作汉明编码(hamming encoding)。奇偶校验数据 PA0-PA3通过对I/O数据IO0-IO7的XOR操作来生成，图5A示出通 过某种XOR操作来生成各个奇偶校验数据PA0-PA3。
解码过程通过使用所生成的奇偶校验数据PA0-PA3来纠正数据D0 -D7的错误。首先，解码过程通过伴随合成(syndrome composition)过 程来生成伴随数据S0、S1、S2和S3。如图5B所示，通过数据D0-D7 和奇偶校验数据PA0-PA3的XOR操作来生成各个伴随数据S0-S3。在 该过程，伴随数据S0-S3的值根据错误是否存在而波动。可根据伴随数 据S0-S3知道错误的位置，并通过使用伴随解码器和错误纠正器来纠正 该错误。稍后将说明伴随解码器和错误纠正器。
图6A和6B是描绘当应用ECC时半导体存储装置的读/写路径的框 图。
图6A是示出写路径的示图。参照图6A，ECC写块基于从DQ引脚 DQ0-DQ7输入的I/O数据IO0-IO7来生成奇偶校验数据PA0-PA3。 写驱动器WTDRV将全局数据GIO0-GIO7和奇偶校验数据PA0-PA3 写到存储单元。
图6B是示出读路径的示图。参照图6B，输入和输出读出放大器IOSA 读出存储在存储单元中的全局数据GIO0-GIO7和奇偶校验数据PA0- PA3。ECC读块纠正错误，并最终通过DQ引脚DQ0-DQ7来输出I/O 数据IO0-IO7。作为参考，ECC读块进行根据图5B的解码过程。
图7A和7B是详细示出图6所示的读/写路径的示图。
图7A是示出写路径的示图。在这里，从左到右进行写操作。简而言 之，ECC写块基于I/O数据IO0-IO7来生成奇偶校验数据PA0-PA3， 并将奇偶校验数据PA0-PA3和数据IO0-IO7写到存储单元。
图7B是示出读路径的示图。在这里，从右到左进行读操作。简而言 之，输入和输出读出放大器IOSA基于存储在存储单元中的全局数据 GIO0-GIO7和奇偶校验数据PA0-PA3来生成伴随数据S0-S3，且错 误纠正器通过纠正错误来将I/O数据IO0-IO7输出到DQ引脚。
图8A-8C是图5B所示的伴随解码器和错误纠正器的详细电路图。
图8A是示出伴随解码器的示图。如图所示，伴随解码器对伴随数据 S0-S3和伴随数据的反相数据S0B-S3B的执行AND操作，并生成纠正 的信号COR0-COR7。
图8B示出包括第一到第八错误纠正单元CORRECTOR0- CORRECTOR7的错误纠正器。第一到第八错误纠正单元 CORRECTOR0-CORRECTOR7通过基于在伴随解码器生成的纠正的 信号COR0-COR7对全局数据GIO0-GIO7进行纠正来输出I/O数据 IO0-IO7。
图8C是详细示出第一错误纠正单元CORRECTOR0的示图。该错 误纠正单元CORRECTOR0通过根据纠正的信号COR0的逻辑水平对第 一全局数据GIO0进行反相或不进行反相来输出第一I/O数据IO0。众所 周知，在二进制数据的情况下可仅通过反相数据来纠正数据的错误。
尽管已关于具体实施例说明了本发明，然而对本领域技术人员来说显 然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下可 进行各种变换、变化和修改。
相关申请的交叉引用
本发明主张2007年3月22日提交的韩国专利申请No. 10-2007-0027924的优先权，其全部内容通过引用结合于此。