【0006】一方面，本发明包括一个去交织器与解码器系统，该系统包括 用于去交织数据的去交织器，该去交织器包括用于存储去交织数据的多 个存储体和用于解码去交织数据的多个维特比解码器，每个维特比解码 器被配置成在分开的时间访问单独的存储体，其中由维特比解码器采取 的用于解码去交织数据的多个解码步骤与去交织器数据的比特长度相 等。
【0007】另一方面，本发明包括一个数据解码系统，该系统包括用于去 交织解调数据的去交织器和被配置成并行运行以解码去交织数据的一对 维特比解码器。这对维特比解码器包括第一维特比解码器和第二维特比 解码器。
【0008】参阅本公开，包括其图形部分，将可以更全面地理解本发明的 这些及其它方面。
附图说明
【0009】图1是根据本发明的各方面的包括发送和接收系统的通信系统 的方块图。
【0010】图2A和2B显示根据本发明的各方面的符号交织器结构的实施 例，该符号交织器为接收系统的维特比解码器充当输入缓冲器。
【0011】图3图解说明根据本发明的各方面的用于不同数据速率组的符 号去交织器存储器的使用。
【0012】图4A、4B、4C和4D显示根据本发明的各方面的去交织器存储 器访问的典型实施例，包括并行运行以解码数据的两个维特比解码器间 的预同步和后期同步。
【0013】图5是根据本发明的各方面的发送系统的方块图。
【0014】图6是根据本发明的各方面的接收系统的方块图。

【0015】图1是根据本发明的各方面的发送器10和接收器30的方块图。 发送器10包括连接到编码器13的媒体介入控制器或介质介入控制器 (MAC)11、符号交织器15、单音交织器或子交织器17、映射器19、iFFT 块或单元21和模拟射频块或单元23，都串联在一起。模拟射频单元23 通过发送器天线25发送数据。数据流由MAC 11提供。MAC 11可以以 字节或字的形式提供数据。编码器13对数据进行运算。符号交织器15 接收来自编码器13的数据并交织接收的数据。单音交织器17接收来自 符号交织器15的数据流。映射器19接收单音交织的数据并根据映射方 案映射或调制交织的数据。该映射器可以使用各种调制方案映射数据， 诸如四相相移键控(QPSK)调制方案、双载波调制(DCM)方案或16 正交振幅调制(QAM)星座图，选择的方案取决于MAC 11选择的信息 速率。
【0016】对于更高数据速率，当通过两字节的接口接收来自媒体接入控 制器(MAC)的数据时，高字节由第一编码器编码，而低字节由第二编 码器编码。一个符号交织器和双单音交织器将和每个编码器相关。两个 映射器每个单独映射与两个编码器相关的交织编码比特。
【0017】逆快速傅里叶变换(iFFT)单元21接收来自映射器19的符号， 并将符号从频域转回时域。模拟射频单元23接收来自逆快速傅里叶变换 块或单元21的时域符号通过一根或更多天线25发送。
【0018】当使用多根天线(诸如两根天线)执行发送时，天线可以在交 叉极化配置下工作，每根可以都有相关的上变频电路。因此，如果一个 第二发送器天线被相同数字基带信号驱动，则两个发送器天线可以在两 个空间极化内辐射。到达发送器的模拟射频的输入信号的相位和振幅(在 数字基带中)可以被用于相对于特定天线或安装几何构型进行微调的恒 定复数乘法器更改。
【0019】图1的接收器30可以使用单根天线31或多根接收天线接收信 号。接收器30还包括与各接收天线相关的接收器模拟射频单元33。该接 收器模拟射频单元可以包括从天线31接收信号的信号接收电路和信号处 理器。天线的信号处理器执行例如包检测、帧同步、及在各种实施例中 与接收器的自动增益控制特征的控制相关的处理。信号处理器提供一个 或多个并行数据流，该数据流由快速傅里叶变换(FFT)单元35从时域 转换到频域。
【0020】最大比合并(MRC)单元(未显示)可以被置于FFT单元之后 及解映射器37之前。当FFT单元的输出包括奇符号和偶符号时，提供偶 符号的FFT单元的输出由第一MRC单元接收，而提供奇符号的FFT单 元的输出被第二MRC单元接收。当使用一根以上的天线时，每个MRC 单元从天线的一根中接收一些其输入，而从其它天线中接收其余输入。 当使用MRC单元时，每个MRC单元的输出由解映射器接收。从FFT单 元到MRC单元的输入被安排以便连接到相同模拟射频单元的每对FFT 单元的输出被单独对应的解映射器通过MRC单元接收。
【0021】解映射器37可以连接到FFT单元35并接收由FFT单元提供的 接收数据流的频域变换。解映射器37根据例如16-QAM去交织器星座图 解映射数据。一个或多个单音去交织器39接收来自解映射器37的解映 射数据。单音去交织器被连接到符号去交织器41。在一个以上的解映射 器被使用的各种实施例中，每个解映射器输出的一部分可以被与一个符 号去交织器相关的单独的单音去交织器接收，而每个解映射器输出的另 一部分可以被与不同的符号去交织器相关的不同的单音去交织器接收。
【0022】当一个以上的符号去交织器41被使用时，每个可以与一个解码 器相关，也可以每个符号去交织器与一个单独对应的解码器相关。图1 中，符号去交织器41可以与一个维特比解码器(BVD)43或一对维特比 解码器43相关。维特比解码器43的输出被提供给MAC 45。不同调制(映 射)可以由映射器/解映射器实现，而不同的码率可以由编码器/解码器实 现，例如，基于选择的信息速率。
【0023】图2A和2B显示根据本发明的各方面的典型结构的实施例，其 中符号去交织器241a、241b用作维特比解码器243a、243b的输入缓冲 器。
【0024】在一些实施例中，来自去交织器的数据被提供给多个存储体， 例如以轮叫或循环复用(round-robin)的方式。该数据可以由多个维特比解 码器从存储体读取。每个维特比解码器优选以高数据速率只解码来自一 些存储体的数据，而其它维特比解码器解码来自其它存储体的数据。但 是，每个维特比解码器可以接收一些存储体公用的数据，允许维特比解 码器预同步和后期同步。
【0025】在一些实施例中，去交织器可以包括用于存储去交织数据的缓 冲器。可替换地，去交织器可以提供去交织数据给存储器缓冲器。在去 交织器内部或外部的用于存储去交织数据的缓冲器包括使用来自前一级 的数据填充的多个存储体。该数据以有序的方式提供给存储体。例如， 数据可以以轮叫的方式填充去交织器的多个存储体。维特比解码器也以 有序的方式从存储体接收它们的数据。写数据到存储体和从存储体读取 数据的有序方式防止了存储器访问冲突。在存储体从前一处理阶段接收 数据及发送数据给维特比解码器中的存储器访问冲突均被避免。
【0026】存储体被分组，且当从前一阶段接收数据及发送数据给解码器 时，存储体分组以乒乓方式运行。当一个分组正被填充数据时，另一个 分组可以正将其存储的数据提供给解码器。然后，分组转换角色。接收 和发送数据的乒乓方式避免了从存储体读取数据与将数据写到存储体之 间的冲突。
【0027】数据可以由多个维特比解码器从存储体读出。特别是高数据速 率的情况下，多个维特比解码器可以并行对数据进行操作。在此情形下， 每个维特比解码器只解码来自一些存储体的数据，而其它维特比解码器 解码来自其它存储体的数据。但是，在维特比解码运算中，解码器的具 体输出通常取决于解码器的多个输入。因此，为了允许维特比解码器预 同步及后期同步它们的解码运算，正被解码的数据之前的一些数据和正 被解码的数据之后的一些数据被提供给每个解码器。换句话说，提供给 一个解码器用于实际解码的一些数据也可以被提供给另一解码器以提高 或加快或减慢该解码器的操作或运算。
【0028】由特定维特比解码器接收用于允许预同步和后期同步运算的部 分数据可以被不同的维特比解码器用于解码。该部分数据因此遭受例如 两个解码器的重叠使用。但是，提供该数据用于其重叠使用的顺序使得 没有存储器冲突由这种操作产生。
【0029】在一些实施例中，存储体的结构取决于维特比解码器的运算的 各方面及与可以由接收器接收或处理的数据字的各种尺寸相关的方面。
【0030】维特比解码器实现维特比算法。维特比算法是一种解码卷积编 码数据的方法。卷积码通常使用两个参数描述：码率R＝k/n和约束长度L。 尽管更通常的情况下，输入和输出是可以为一个或多个比特的符号，但 对于最通常使用的卷积码，输入和输出定义为二进制数字(比特)。码 率或编码率k/n被表示为给定编码器循环中进入卷积编码器的比特数目 (k)与由卷积编码器输出的信道符号的数目(n)的比率。例如，在速 率为1/2的卷积编码器中，数据比特以k＝1比特每秒的速率被提供，而信 道符号以n＝2符号每秒的速率输出。
【0031】约束长度参数L表示卷积编码器“长度”或输送产生输出符号 的逻辑的k-比特段数目。约束长度L通常还确定用于使开始于各种状态 的路径汇合为单一路径的段的数目。维特比解码的计算要求通常作为约 束长度L的函数呈指数增长。
【0032】卷积编码器的另一个参数是接收器处的量化精密度m。量化精 密度m还表示当一个输入比特第一次在卷积编码器的输入端出现后，它 被保持多少个编码器周期和用于编码多少个周期。例如，如果m＝3，则 一个特定输入比特被用于编码3个输出符号。因此，m还表示编码器的 存储长度。
【0033】维特比解码器通过计算一个量度或距离来运行以表示接收符号 或观测符号与编码器已经输出的所有可能的信道符号之间的不同。维特 比解码算法的每次递归对应一个时间步长的增量。在维特比解码中，每 次递归或每个段存在三个主要步骤：1)支路量度生成，2)所有状态的 幸存路径更新，和3)最可能路径回溯。在支路量度生成期间，在给定周 期内所有一对状态间的所有可能转换的支路量度或距离或消耗被生成。 在所有状态的幸存路径更新期间，对于每个状态的所有输入(incoming) 转换，支路量度被添加到前一路径量度。具有最小和的路径是在该状态 进行递归的更新幸存路径。在最可能的路径回溯期间，给定状态的幸存 路径被回溯，以确定编码器采用的最可能路径，并由此确定发送的输入 符号序列中的最可能符号。
【0034】为了实现，维特比解码器可以被分割成相加-比较-选择单元ACS 和回溯单元TB。
【0035】ACS运算将前一路径量度加到所有计算的支路量度上，比较结 果并计算新的及更新的路径量度。对于码率为R＝k/n的卷积码，对应的 维特比解码器的ACS单元包括M＝2k(2的k次幂)次相加-比较-选择运 算每信息比特，并生成M个回溯比特存储在回溯存储器中。回溯比特标 记哪个输入假定确实获胜，即哪个输入假定存储幸存路径的历史，以通 过沿幸存路径回溯生成解码输出。在完全并行的实现中，所有到来数据 的所有M次ACS运算在一个时钟周期内被运算。因此，例如，对于ACS 时钟频率为330兆赫兹，对于基数为2的实现，最大吞吐量被限定在最 多330兆比特每秒。例如，码率为1/2，ACS单元执行21＝2次ACS运算 每信息比特时，导致数据速率为320兆比特每秒时执行2x320＝640百万 次ACS运算。如果ACS运算的时钟频率为330兆赫兹，则一秒内640 百万次ACS运算中，一个维特比解码器可能只执行330百万次运算。
【0036】TB单元包括TB存储器和控制，其存储M回溯比特每ACS运 算。TB存储器被组织在长度为T的几个存储体内，用于存储T个解码信 息比特。每个M比特长的项占据长度为T的存储体。T是TB单元的回 溯长度。维特比解码器的约束长度L等于存储体长度T(L＝T)。周期性 地，在每T次ACS运算后，开始回溯，以将T个解码比特输出到维特比 解码器输出缓冲器。回溯通过首先执行2T个用于从ACS单元的当前解 码位置回溯以同步为最终幸存路径的步骤被组织。之后，T个步骤被执行， 输出T个解码比特或信息比特到维特比输出缓冲器。因此，当两个回溯 长度的数据被存储到解码器时，解码器开始回溯操作。没有解码数据被 输出。较近期的回溯长度T用于找到出现在较近期回溯长度之前的数据 的最终状态。之后，解码器在较近期回溯长度出现之前的时期开始回溯、 解码及输出数据。
【0037】在本发明的一个实施例中，回溯长度T＝30的信息比特被选择， 以便与在标准文件“多频带OFDM物理层规范(Multiband OFDM Physicall Layer Specification)”(1.0版，2005年1月14日发布)中定义的去交 织长度和码率匹配。如上所述，对应每个码率的有关码长度和信息长度 的去交织器长度在表1中列出。对于码率1/2、5/8、3/4和4/5，300、600 和1200编码比特的去交织器长度分别造成600、750、900和960信息比 特的去交织器长度。请注意，所有信息长度600、750、900和960比特 是T＝30比特的整数倍数。这种关系支持简化的窗口化双组维特比解码器 运算。
【0038】如图2A和2B的详细描述，每个典型的符号去交织器241a、241b 包括一对半去交织器202、204和212、214。每个半去交织器202、204、 212、214包括4个存储体。每个存储体可以包括50个字。每个字有30 比特，且当每个解映射器软输出包括5比特时能够容纳来自解映射器的6 个软输出。简而言之，每个存储体可以存储50个字，每个字为30比特 长，且每个字包括解映射器的6个5比特软输出。如图2A所示，第一半 去交织器202包括四个存储体A11、A12、A13和A14。类似地，剩余的 半去交织器204、212和214被类似地构造成分别包括四个存储体A21、 A22、A23和A24，四个存储体B11、B12、B13和B14，及四个存储体 B21、B22、B23和B24。
【0039】当并行解码去交织器存储器的其特定部分时，每个半去交织器 中的四个存储体允许一批(block)维特比解码器的无冲突访问。对应一 个符号去交织器的每两个维特比解码器并行运算，且每个解码器解码符 号去交织器存储器中它的一半。例如，对应第一符号去交织器241a的第 一和第二维特比解码器243a、243b并行工作以实现每个解码器解码第一 符号去交织器的存储体A11、A12、A13、A14、A21、A22、A23和A24 的一半。
【0040】半去交织器202和204以乒乓的方式和与其对应的维特比解码 器243a、243b一起被使用。当维特比解码器从第一半去交织器202中读 取时，第二半去交织器204被解映射器(例如，图6中的第一和第二解 映射器637a、637b)的软输出比特填充。当维特比解码器从第二半去交 织器204读取时，第一半去交织器202被解映射器的软输出比特填充。
【0041】每个维特比解码器可以被连接到一个去删截器(depuncturer)的 后面。可替换地，维特比解码器可以包括去删截器203、205、213、214 和解码器207、409、217、219。在一些实施例中，当第二维特比编码器 243b能够访问存储体A12-A14和A21-A23时，第一维特比编码器243a 可以通过第一去删截器203访问去交织器存储体A11-A14和A21-A24。
【0042】第三和第四维特比解码器243c和243d被类似地分割，且以和 第一和第二维特比解码器相同的方式访问第二符号去交织器241b的第一 和第二半去交织器212、214。
【0043】来自每对维特比解码器的解码数据可以被发送给输出缓冲器 206、216。
【0044】表1显示每组具有对应数据速率和码率的不同速率组的实施例。 速率组1和2和部分速率组3，一直到480兆比特每秒(Mbps)的数据 速率，如“多频带OFDM物理层规范(Multiband OFDM Physicall Layer Specification)”中定义的那样。数据速率为512兆比特每秒的速率组3 和速率组4是它的扩展。
【0045】速率组1包括数据速率53.3和80兆比特每秒。速率组2包括数 据速率106.7、160和200兆比特每秒。速率组3包括数据速率320、400、 480和512兆比特每秒。速率组4包括数据速率640、800、960和1024 兆比特每秒。对于速率组1和2，映射器和解映射器使用的调制/解调方 案是QPSK方案。对于速率组3，使用的调制/解调方案是DCM方案。对 于速率组4，使用的调制/解调方案是16QAM方案。
【0046】对于速率组1和2，只有发送器10的一个单音交织器和接收器 30的一个维特比解码器被使用。对于速率组3，除为速率组1和2工作 的那些之外，发送器的第二单音交织器和接收器的第二维特比解码器被 打开。对于速率组4，第二编码器和与其相关的第三和第四单音交织器共 同在发送器中被打开。在接收器中，除为速率组1、2和3工作的那些外， 第三和第四维特比解码器被打开。因此，在接收器中，对于速率组4，一 对解映射器将到来数据流分成两个流，从而导致四个数据流。这四个数 据流被分成两对。一对驱动第一对单音去交织器，第一符号去交织器和 第一对维特比解码器。另一对数据流驱动第二对单音去交织器，第二符 号去交织器和第二对维特比解码器。
【0047】图3进一步图解说明根据本发明的方面的对于表1所示的不同 速率组的去交织器存储器的使用。
【0048】与图2A和2B中的半去交织器202、204、212、214类似的半 去交织器310、320、330的存储器结构如图3所示。这些半-去交织器包 括四个存储体MB1、MB2、MB3、MB4。四个存储体中的每个可以包括 50个字，每个字30比特长。存储器使用映射310、320、330显示对于每 个速率组1和2及包括速率组3和4的组合速率组，半去交织器的四个 存储体的每个的一个30比特字中的存储器使用。
【0049】存储器使用映射310对应速率组1，其中只有第一维特比解码器 243a有效。使用区域311显示为未散列，而未使用存储区域312被散列。 对于速率组1，如存储器使用映射310所表示的，四分之一的去交织器存 储器正被使用。
【0050】存储器使用映射320对应速率组2，其中仍只有第一维特比解码 器243a有效。使用区域321显示为未散列，而未使用存储区域322被散 列。对于速率组2，如存储器使用映射320所表示的，二分之一的去交织 器存储器正被使用。
【0051】存储器使用映射330对应速率组3和4，其中第一和第二维特比 解码器243a、243b或所有四个维特比解码器243a、243b、243c、243d 有效。使用区域331显示为未散列。对于速率组3和4，如存储器使用映 射330所表示的，每个半去交织器的整个半去交织器存储器正被使用。
【0052】图2A和2B显示半去交织器如何在其前面的解映射器和其后面 的维特比解码器之间以乒乓的方式被使用。此外，如下面所述，在维特 比解码器的ACS单元的完全并行实现中，时钟频率为330兆赫兹，从半 去交织器到每个维特比解码器的最大输出对于以2为基数的数据为330 兆比特每秒。对于以比维特比解码器的ACS时钟频率更高的速率到达的 数据的并行处理，可以并行使用多个维特比解码器。
【0053】对于高数据速率，当两个或多个解码器被并行使用时，解码器 重叠其数据处理，且部分数据被两者处理。例如，为允许并行解码速率 组3和4的接收码字的不同部分(fragment)，第一和第二维特比解码器 243a、243b执行重叠处理而第三和第四维特比解码器243c、243d执行另 一重叠处理。
【0054】在使用数据重叠处理的并行解码中，正由第一维特比解码器解 码的码字的末端部分也被输入到第二和后面的维特比解码器以将第二维 特比解码器与第一维特比解码器预同步。正由第二维特比解码器解码的 码字的开始部分也继续被第一维特比编码器解码以后期同步第一维特比 解码器和第二维特比解码器。
【0055】预同步允许第二维特比解码器通过使用由前一维特比解码器计 算的路径量度提高(ramp up)其路径量度。后期同步允许第一维特比解 码器使用由第二维特比解码器计算的一些路径量度同步其回溯操作和第 二维特比解码器。
【0056】图4A、4B、4C和4D显示根据本发明的各方面的去交织器存储 器访问的示例性实施例，包括正被并行用于解码数据的两个维特比解码 器之间的预同步和后期同步。图4A-4D图解说明以数据速率320兆比特 每秒、400兆比特每秒、480兆比特每秒、512兆比特每秒分别访问去交 织器存储器。所描述的方法和系统可以使用其它数据速率。
【0057】图4A对应600比特的去交织器数据长度和300比特的半去交织 器长度。图4B、4C和4D分别对应750、900和960比特的去交织器数 据长度及375、450和480比特的半去交织器长度。参看表1，这些数据 长度都属于更适宜使用两个维特比解码器并行运算的速率组3。用于速率 组4的另一对维特比解码器243c、243d的预同步和后期同步与图4A-4D 中所示类似。
【0058】在所示的示例性实施例中，正从第一符号去交织器241a的半去 交织器202、204接收数据的第一和第二维特比解码器243a、243b的解 码处理在被执行过程中存在至少部分数据重叠。局部数据重叠用于预同 步和后期同步并行工作于相同数据流的两个解码器。虽然未显示，将从 第二符号去交织器241b接收其数据的第三和第四维特比解码器243c、 243d的解码处理在被执行过程中也存在至少局部数据重叠。
【0059】第一和第二维特比解码器243a、243b可以在其各自码字片断 (fragment)的开始及末端使用2T信息比特的预同步和后期同步长度。T 是维特比解码器的回溯长度，也是半去交织器存储体的长度和每个码字 的长度。2T个信息比特被用于在开始“提高(ramp up)”解码器的路径 量度，及在片断(fragment)的末端同步成用于回溯的幸存路径。预同步 和后期同步长度可以都是2T＝2*30＝60信息比特，以匹配表1的去交织器 长度和码率。
【0060】不考虑重叠数据长度，图4A示例性地显示了一个数据长度为 300比特的半去交织器，及每个字30比特长的十个字正从半去交织器202 输入到第一和第二维特比解码器243a、243b。在图4C中，半去交织器具 有450比特的数据长度，且发送每个字30比特的15个字给维特比解码 器。在图4D中，半去交织器具有480比特的数据长度，且发送每个字 30比特的16个字给维特比解码器。在图4B中，半去交织器具有375比 特的数据长度，对应每个字30比特的12.5个字。在这种情形下，第一或 最后15比特可以被填充以形成30比特字。
【0061】在图4A-4D中，维特比解码器的字输入是连续的，而一对解码 器的连续输入被并行进行。例如，在图4A中，当从半去交织器202到第 一和第二维特比解码器243a、243b的第一到第十个字的输入连续时，去 往第一维特比解码器243a的十个字正与去往第二维特比解码器243b的 十个字并行输入。因此，第一维特比解码器从半去交织器接收其第一个 字，基本同时地，第二维特比解码器从相同的半去交织器接收其第一个 字。
【0062】在无重叠数据的情况下，当半去交织器的一些存储体发送其数 据给一个维特比解码器，及其它存储体发送其数据到其它维特比解码器 时，不可能存在由于解码器访问存储体引起的存储器冲突。另一方面， 在有重叠数据的情况下，由于不同解码器同时尝试访问相同存储体引起 的存储器冲突问题可能发生，这是本文讨论的由存储器访问方案方面解 决的一个潜在问题。
【0063】图4A显示第一和第二维特比解码器与第一半去交织器202的相 互作用。当第一维特比解码器243a从存储体A11读取被组织成T＝30的 分组数据并继续执行ACS步骤时，第二维特比解码器243b从存储体A12 读取402读取用于预同步运算402的数据以提高(ramp up)其路径量度 值。当第一维特比解码器243a访问存储体A12以获得数据用于进一步解 码时，第二维特比解码器243b已经完一对存储体A12的访问，且已经继 续访问存储体A13，因此将不存在存储器访问冲突。这样，到第一维特 比解码器243a访问存储体A12的时候，第二维特比解码器243b已经移 动到访问存储体A13和A14以进一步执行ACS步骤。
【0064】图4A还显示了第一和第二维特比解码器与第二半去交织器204 的相互作用。如对存储体A11-A14的说明，第一和第二维特比解码器解 码来自第二半去交织器204的存储体A21-A24的码字。但是，当第二维 特比解码器243b按ACS步骤继续处理存储体A21的数据时，第一维特 比解码器243a使用第二半去交织器204开始和来自存储体A22的数据的 预同步406。两个维特比解码器之间的存储器访问冲突再一次被避免。
【0065】对于速率组4中的数据速率，第三和第四维特比解码器243a、 243b与第二去交织器241b之间的分割和访问以类似于上述关于图4A的 方式被组织。
【0066】在一些实施例中，共同参考图2A和图4A，当第二维特比解码 器243b正接收来自第一符号去交织器241a的第二半去交织器204的存 储体A21、A22和A23的数据时，第一维特比解码器243a接收来自第一 半去交织器202的存储体A11、A12和A13的数据。当第一维特比解码 器243a正接收来自第二半去交织器204的存储体A22、A23和A24的数 据时，第二维特比解码器243b接收来自第一半去交织器202的存储体 A12、A13和A14的数据。这样，第一维特比解码器243a访问存储体A11、 A12、A13、A22、A23和A24，但不可能访问存储体A14或A21。与此 类似，第二维特比解码器243b访问存储体A12、A13、A14、A21、A22 和A23，但不可能访问存储体A11或A24。图2B类似地显示第三和第四 维特比解码器与第二符号交织器的半去交织器的相互作用。图2B的对应 部分与图4A类似，除解码器和存储体被适当修改外。
【0067】此外，图2A所示的维特比解码器的半去交织器输入与图4A所 示的组合串并数据输入的乒乓特性共同相互作用。第一半去交织器202 的所有存储体A11-A14以基本并行的方式运行。当A11和A12正发送其 数据给第一维特比解码器243a时，A13和A14正发送其数据给第二维特 比解码器243b。在此期间，A21-A24被其前面解映射器的数据填充。接 下来，A21和A22开始向第二维特比解码器243b输送，而A23和A24 向第一维特比解码器243a输送。在此期间，A11-A14被来自其解映射器 的数据填充。对以上数据传输的预同步和后期同步的重叠操作导致A12 和A13还分别发送其一些数据给第二和第一解码器。与此类似，A22和 A23分别发送一些用于预同步和后期同步操作的数据给第一和第二解码 器。
【0068】图4B和表1显示，在400兆比特每秒的数据速率和5/8的码率， 存在一种每半交织器375个信息比特的特定情形。在图4B中，半交织器 202、204具有375比特的数据长度，这对应于每个字30比特的12.5个 字。该数据长度以不同方式被处理。在一些实施例中，附加的15个零填 充比特410(信息比特)被用于正接收第一半去交织器202的数据的第一 维特比解码器243a的第一个字，以将维特比解码器的回溯长度T＝30和 最后一个字对齐(align)。之后，后期同步长度414可以与第二解码器 243b的第一若干回溯长度排列起来或联合(line up)。对应地，对于速 率组4和导致数据速率为800兆比特每秒的码率5/8，本发明使用15个 零填充比特(信息比特)用于第一和第三维特比解码器243a、243c的第 一块，以与回溯存储体长度T＝30对齐，所述解码器属于第一和第二符号 去交织器241a、241b的第一半去交织器。
【0069】当从第二半去交织器204读取时，类似填充未被用于第二维特 比解码器243b的第一块。这是因为当375比特数据从A13和A14发送 到243b时，最后15比特415未达到30比特的完全回溯长度，243b无法 使用它们。A14的该最后15比特415可以被243b使用，而不是填充A21 的第一15比特数据。
【0070】一些基于上述概念的示例性实施例如下。在这些实施例中，去 交织器长度和交织器长度是相等的。
【0071】当数据通信以表1中速率组1或2的速率被执行时，本发明的 示例性实施例则可以只使用具有100或150信息比特的去交织器长度的 一个维特比解码器。对于速率组1和2，维特比解码器采取的ACS步骤 的数目等于去交织器数据长度。解码运算可以从状态零开始，且停止于 状态零。由于只有一个维特比解码器，将不存在解码器之间的预同步或 后期同步。在去交织器边界，会存在路径度量的简单结转(carry-over)。
【0072】当数据通信以表1中速率组3的速率被执行时，将使用两个维 特比解码器。该解码器开始并停止于状态零。去交织器长度是1200编码 比特，其取决于对应于600、750、900或960信息比特的码率。解码600 信息比特需要的ACS运算的总数也是600次运算。对于使用并行解码的 速率组3，每个维特比解码器采取的ACS步骤的数目等于半去交织器信 息长度，例如600信息比特需要300次运算。维特比解码器开始并停止 于状态零。需要长度2T＝60信息比特的预同步和后期同步操作。在去交 织器边界有路径度量的简单结转(carry-over)。存在2T＝60的回溯长度 与T＝30的存储体长度的选择。信息比特的数目可以为N＝300、375、450 或480信息比特每半去交织器。如果30比特的存储体长度和2T＝60比特 的回溯长度被选择，对于不是30的整数倍的N＝375，对于从第一半去交 织器发送到第一维特比解码器的第一块数据，发送到维特比解码器的数 据将被15个零填充比特填充。使用零填充第一块使数据与30比特的存 储体长度对齐(align)。
【0073】对于速率组4的数据速率，运算如速率组3一样。但是，在速 率组4中，与一对第三和第四维特比解码器243c、243d一起使用的第二 符号去交织器241b与用于较低数据速率的元件并行参加运算或另外参加 运算。
【0074】图5是根据本发明的各方面的OFDM发送器500的方块图。图 6是根据本发明的各方面的多频段OFDM接收器600的方块图。图5的 发送器和图6的接收器可以被用于图1的通信系统中。
【0075】要发送的数据可以以表1中所示的不同速率被提供给图5中的 发送器500。图5和图6中的一些组件以所有数据速率被使用，另一些组 件只为较高数据速率开启。在介绍图5和图6的总体结构之后，将详细 讨论表1中所示的各种数据速率及其与图5中发送器500的组件之间的 相互作用。
【0076】如图5所示，发送器500可以被用于OFDM符号的UWB传输。 在发送器500中，MAC 501发送数据比特流给第一信道编码器511a。该 编码器511a编码来自MAC 501的比特流用于错误校正。在大多数实施 例中，编码器使用卷积码编码比特流。卷积码可以具有6比特的存储器。 编码器511a优选根据信息率的选择以不同的码率编码数据，该信息率通 常由MAC 501表示给编码器。一些典型的编码率R＝1/2、5/8、3/4和4/5 如图5所示，我们将在表1的描述中对其进行讨论。在各种实施例中， 不同的编码方案可以被使用。但是，通常编码器接收比特流并提供编码 符号块。第一编码器511a可以以66兆赫兹进行运算。
【0077】第二编码器511b可以只在高数据速率下被开启。对应低数据速 率且只使用第一编码器511a的一连串数据处理如下所述。
【0078】符号交织器513a接收编码符号并交织该符号。符号的交织减少 可能发生在通过通信介质信道进行传输期间的突发差错的效应。一些交 织符号被提供给第一处理链514，而一些交织符号被提供给第二处理链 516。处理链514、516并行运行。每个处理链每隔一个符号接收一个符 号，例如第一处理链514可以接收符号序列的偶符号，而第二处理链516 可以接收符号序列的奇符号。两个处理链的使用可以降低用于驱动处理 链的有效时钟频率。例如，两个处理链的使用可以降低时钟速率为单个 处理链的期望时钟频率的二分之一。当基带信号被组织成偶数或奇数个 OFDM符号且2个OFDM符号被同时处理时，时钟频率从528兆赫兹降 低到264兆赫兹。
【0079】如上所述，处理链514、516每个包括单音交织器515a、515b， 映射器517a、517b及逆iFFT单元519a、519b。单音交织器交织符号比 特以减少通信介质信道特定子载波的突发差错的可能效应。
【0080】在表1所示对应速率组1和2的较低数据速率，当来自一个交 织器515a的数据可能仍被分成奇偶符号两个流且被输送到两个映射器 时，一个单音交织器515a、一个映射器517a和一个iFFT 519a可能是足 够的。但是，图5和下面的描述针对较低数据速率使用一个单音交织器， 而第二和并行单音交织器只在较高速率下开启的情形。
【0081】编码比特流被符号交织器513a和单音交织器515a、515b交织 后，其通过第一和第二映射器517a、517b被映射到星座图上。该映射器 执行分组比特的映射，例如使用QPSK或DCM方案。因此，星座图可以 是QPSK或DCM星座图。DCM星座图在用于传输OFDM符号的信道的 两个子载波上对应两个移位QPSK星座图。该DCM有效运行为16QAM 星座图，两个子载波上的速率为1/2重复码。被称为共轭对称扩展和/或 频率扩展的进一步重复编码可以被应用。映射器对于选择的较低信息速 率执行QPSK调制，而对于选择的较高信息速率执行DCM和16QAM调 制。
【0082】两个并行处理链中的每个包括单音交织器、QPSK/DCM映射和 iFFT，每个处理链可以以264兆赫兹的时钟频率运行。在映射器517a、 517b中进行映射并扩展后，信号可以分组为每个包括一个OFDM符号的 128个子载波，并通过iFFT单元519a、519b从频域被变换到时域。
【0083】在iFFT单元519a之后，处理被因子4并行化用于FIR过滤， 使用的时钟频率为264兆赫兹而不是1056兆赫兹。包括在发送器单元521 中的FIR滤波器被实现为4x多相滤波器。并行化不在OFDM符号级而 在时间样本级，以便四个复合时间样本被同时处理。
【0084】来自iFFT单元519a的时域数据进入发送器单元521。发送器单 元包括有限冲激响应滤波器FIR和射频发送器，且使用一根或多根天线 523a、523b辐射信息。发送器单元521还包括上变频混频器、放大器及 与射频发送器相关的该类组件。与射频发送器相关的上变频混频器和放 大器的实例可在2005年11月3日提出申请的美国专利申请11/267,829 中找到，其公开已参考文献形式并入本文。
【0085】FIR滤波器可能能够同时对4个复合时间样本进行运算。在FIR 滤波器中被滤波后，基带信号使用未显示的数模变换器DAC被转换到模 拟域。
【0086】在发送器单元521中，信号被上变频到通带、放大，并通过发 送天线523a被辐射。根据由MAC 501提供的时间频率码数，跳频被执 行。
【0087】总之，编码器从MAC接收比特流并使用错误校正码(例如存储 器6的卷积码)编码比特流。编码器被定时在例如66兆赫兹。根据MAC 提供的速率选择表示，编码器使用选择的码率(例如1/3码率、1/2码率、 5/8码率、3/4码率或4/5码率)编码比特流。编码的比特流被符号交织器 交织，然后被分割成两个单独的比特流，每个比特流接收间隔的OFDM 符号的比特。分割比特流允许以降低的时钟频率(例如264兆赫兹而不 是528兆赫兹)执行进一步的处理，诸如单音交织、映射及逆快速傅里 叶变换。每个单独的比特流分别被单音交织并映射。映射方案可以是 QPSK、DCM或16QAM方案，每个方案的使用基于MAC提供的速率选 择信号。在映射后，每个信号被单独分组成，例如，形成一个OFDM符 号的128个子载波，且使用例如128-点iFFT从频域变换到时域。在iFFT 后，将信号由时间-样本级的因子4并行化用于FIR滤波，使用时钟频率 264兆赫兹而不是1056兆赫兹，例如，优选地，使用4x多相滤波器完成 FIR滤波。
【0088】如图5的标记表示的，以第二编码器511b开始的第二路径被开 启，用于速率组4中的数据。沿着第二路径的组件、第二符号交织器513b 和第三和第四单音交织器515c、515d的运行方式类似于开始于第一编码 器511a的第一路径中的组件。
【0089】图6是根据本发明的各方面的接收器600的方块图。包括射频 接收器和信号处理器的一个或多个接收器单元233a、233b通过天线631a、 631b接收信号。射频接收器放大由天线接收的信号，且将该信号下变频 到基带。
【0090】如上所述，接收器天线631a、631b接收的信号被放大，且从通 带下变频到基带。接收的信号强度表示RSSI信号被提供给基带，以执行 自动增益控制AGC。跳频根据相关的MAC 645提供的时间-频率码数被 执行。此外，接收器600的描述首先只沿着低数据速率信号的处理路径， 该信号只使用发送器500处的第一编码器511a。
【0091】一个或多个信号处理器被包括在接收器单元233a中，且被用于 包检测、帧同步、自动增益控制及将时间域样本流分成偶和奇OFDM符 号。假定模数变换被定频在528兆赫兹，信号处理器将定频在有2x并行 的264兆赫兹。模数转换之后，信号处理器基于已知的前导码序列使用 互相关、自动相关和信号能量计算检测包头(beginning of the packet)。 在前导过程中，通过来自模拟射频的RSSI信号的模数转换版本，AGC 被执行。在包括低噪声放大器(LNA)、混频器、可编程增益放大器(PGA) 的第一粗自动增益控制AGC(CAGC)和只使用PGA的第二细自动增益 控制AGC(FAGC)中，AGC包括对低噪声放大器(LNA)、混频器和 可编程增益放大器(PGA)的增益设置的计算。包被检测后，重叠-相加 单元移除时域中OFDM符号的空前缀，并将该时域信号调整(align)/ 分成偶和奇OFDM符号。至此，OFDM符号级上的2x并行被实现，且 具有偶和奇OFDM符号的并行处理链。
【0092】接收器单元233a的信号处理器部件获得时间-对齐抽样流(时 域)，且恢复要传递给接收器MAC 645的信息(数据)比特。由信号处 理器执行的数据处理被定时为CLK264兆赫兹；OFDM符号级上的2x并 行被实现，且具有用于偶和奇OFDM符号的并行处理链。因此，信号处 理器提供两个时域符号流的一个给第一处理链614，而提供两个时域符号 流的另一个给第二处理链616。相对于只使用单处理链所需的时钟速率， 并行运行的两个处理链614、616的使用允许以降低的时钟速率处理。在 一些实施例中，将符号分割成并行符号流，其发生在信号处理器的重叠- 相加单元移除空前缀(可以被实现为空后缀)后。
【0093】每个处理链对偶符号或奇符号的操作可以采取6步。第一步， 两个并行128-点FFT单元635a或635b中的一个将信号从时域变换到频 域。第二步，信道估计使用前导码的最后6个OFDM符号(信道估计符 号)估计每个子载波的信道系数。第三步，相位估计使用嵌入的导频单 音(12个子载波)估计相位偏移。第四步，信道和相位估计被用于补偿 多径衰落信道的效应和相位/频率偏移。第五步，在QPSK/DCM解映射 前，使用频率和/或共轭对称去扩展或解扩展。第六步，QPSK/DCM解映 射637a、637b恢复编码比特的软可靠性比特估计。
【0094】解映射器恢复流的编码比特的软可靠性比特估计，且单音去交 织器单音去交织该比特流。解映射器使用相关接收器MAC 645指示的方 案解映射信息。
【0095】在FFT单元之后，处理链可以包括用于执行信道估计的电路和 用于执行相位估计的电路，其结果用于补偿多径衰落信道和相位/频率偏 置。此外，每个处理链还可以包括在解映射器解映射之前执行频率和/或 共轭对称去扩展的电路。这些类型的电路被称为并行最大比合并MRC单 元。
【0096】FFT单元的输出被位于解映射器637a、637b之前的两个MRC 单元636a、636b接收。这两个MRC单元636a、636b执行通常被称为最 大比合并的程序。两个发送天线223a、223b可以以两个空间极化方向进 行辐射。在最大比合并期间，在信道估计/校正、相位估计/校正、且变换 到频域之后，来自两根接收天线631a、631b的信号在MRC 636a、636b 中被相干地相加在一起。该过程提高了接收信号的鲁棒性，因为两个接 收信号在相同的子载波频率上都经历相同的衰落变得更加不可能。因此， 接收信号彼此互相支持。为了方便，将FFT单元的输出表示为偶或奇符 号，FFT单元的输出提供的偶符号由第一MRC单元636a接收，FFT单 元的输出提供的奇符号由第二MRC单元636b接收。因此，每个MRC 单元接收与不同天线接收的信号相同的信号表示。每个MRC单元执行分 集组合功能(diversity combining function)，优选对信号求和，且通过使 用它们各自的信噪比加权每个要求和的信号实现求和。因此，每个MRC 单元从一根天线中接收其一些输入，从另一天线接收其余输入。例如， MRC 636a通过接收单元233a和FFT单元635a从天线631a接收输入， 和通过接收器单元233b和FFT单元635c从天线631b接收输入。
【0097】解映射637a、637b之后，偶符号的软比特估计被单音去交织器 639a去交织，奇符号的软比特估计被637b去交织。偶614OFDM符号流 和奇215OFDM符号流的编码比特在符号去交织器641a中被合并。在符 号去交织后，编码比特被解删截或去删截且输送给第一维特比解码器 643a。应当注意，解删截和合并数据流及为维特比解码器分割数据块可 能未必被认为由符号去交织器执行，但为了便利的目的被图解说明为图6 所示。
【0098】当较高速率的数据由发送器500发送时，接收器600可以不只 是使用第一维特比解码器643a解码数据。例如，解码可以使用两个并行 单元维特比解码器643a、643b以高数据速率被实现，所述解码器作用于 去交织器641a的输出的不同部分。
【0099】提供给两个并行维特比解码器643a、643b的数据具有局部重叠 窗口，特别是对于数据已使用单个编码器被编码的实施例。由于每个解 码器643a、643b的数据块包括和提供给另一个解码器643b、643a的数 据块一样的比特，这些局部重叠窗口被用于例如预同步和后期同步维特 比解码器。
【00100】总之，在接收器运行期间，天线接收的信号被放大且下变频到 基带。根据相关MAC指示的时频模式，下变频可以以跳频的方式被执行。 基带信号由被信号处理器处理，执行诸如包检测、帧同步、自动增益控 制确定功能和通常由信号处理器执行的其他功能。信号处理器将时域样 本流分成两个流，每个流包括产生偶和奇符号流的间隔的OFDM符号。 在该实现中，信号处理器可以主要或完全合并并行处理流，从模数转换 电路接收的数据被分成被单独操作的两个流，间隔的OFDM被每个并行 处理流处理。但是，此外，时域内的并行化可以在包检测及空前缀(可 以是后缀)移除之后被执行。每个并行流被提供给单独处理链，该处理 链包括例如FFT单元、解映射器和单音去交织器。每个处理链单独将其 各自信号从时域转换到频域，解映射OFDM符号以获得软比特估计，及 使用单音去交织器去交织。假定接收器的模数变换器ADC被定频在528 兆赫兹，则每个处理链将被定频在264兆赫兹。由每个提供间隔的OFDM 符号的单独处理链提供的比特被符号去交织器合并且去交织。去交织比 特被并行维特比解码器解码。
【00101】如图6的标记所示，第二维特比解码器643b被开启用于速率 组3和4中的数据，而从第三和第四单音去交织器639c、639d开始的第 二路径被开启用于速率组4中的数据。第二路径包括第二符号去交织器 641b和第二对第三和第四维特比解码器643c和643d。第二路径的运行 类似于开始于第一和第二单音去交织器639a、639b的路径。
【00102】对于包括从640兆比特每秒到1024兆比特每秒的高数据速率 模式的组4，在发送器500中，第二编码链被开启并由对应的来自MAC 501的输入缓冲器的更高数据速率驱动。第二编码链包括第二编码器 511b、第二符号交织器513b和第二对单音交织器515c、515d。第二映射 器517b使用16QAM调制，其中每个16QAM符号的两比特源于开始于 第一编码器511a的数据流，每个16QAM符号的两比特源于开始于第二 编码器511b的数据流。源于第一编码器511a的2比特在16QAM符号的 I-信道上，是复数星座图16QAM符号的实部。源于第二编码器511b的2 比特在16QAM符号的Q-信道上，是星座图16QAM符号的虚部。
【00103】对应地，在接收器500中，解映射器637a、637b使用16QAM 解映射。解映射器637a、637b中的每个将到来的数据流分成两个流，从 而导致四个数据流。该四个数据流被分成两对。一对驱动第一与第二单 音去交织器639a、639b，第一符号去交织器641a和第一与第二维特比解 码器643a、643b。另一对驱动第三与第四单音去交织器639c、639d，第 二符号去交织器641b和第三与第四维特比解码器643c、643d。
【00104】表1显示对应每个数据速率的码率。码率R被定义为输入信息 比特k与输出编码比特n的比率，即R＝k/n。删截可被用于获得多个高于 编码使用的速率即母码率的不同码率。根据预定义的删截模式，在编码 器中，编码比特从输出比特流中省略。对应地，在解码器中解删截被执 行。在解删截过程中，短语“don′t care”输入被插在被省略比特的位置。 在软输入解码中，解删截通常被实现为在省略比特的位置简单地插入零 振幅值。
【00105】通过向母码率添加删截，表1中所示的码率可以被实现。
【00106】对于数据速率为512兆比特每秒的速率组3，产生4/5码率的 删截被使用。每5个输入比特被编码成5个编码比特，该5个编码比特 被删截从而产生4个编码比特被发送器发送。在接收器中，4个编码比特 被去删截从而产生5个输入比特。
【00107】表1显示去交织器的编码长度和数据长度，该去交织器用于每 个码率的每个速率组和每个数据速率。例如，对于速率组1中包含的数 据速率53.3兆比特每秒和码率1/3，输入符号交织器513a的每个信息比 特或数据比特被交织成3个编码比特，而输入去交织器的641a的每3个 编码比特被去交织回1比特数据或信息。因此，如果去交织器641a的编 码长度是300比特，则去交织器641a的数据长度将是300*(1/3)＝100比 特。另举一例，对于速率组3中的数据速率400兆比特每秒和码率5/8， 每5个信息比特被交织成8个编码比特，而输入去交织器641a、641b的 每8个编码比特产生5比特数据或信息。因此，如果去交织器641a、641b 的编码长度是1200比特，则去交织器的数据长度将是1200*(5/8)＝750比 特。
【00108】表1还显示了符号去交织器641a、641b的去交织器长度和对 于速率组1到4每个组的每个去交织器，每个维特比解码器643a、643b、 643c、643d处理的ACS步骤的数目。
【00109】如以上关于图5和图6所述，对于速率组1和2，只有发送器 500的一个单音交织器515a和接收器600的一个维特比解码器643a被使 用。结果，图1只显示了对于速率组1和2，第一维特比解码器643a的 相互作用。
【00110】对于速率组3，除为速率组1和2工作的那些装置外，发送器 500的第二单音交织器515b和接收器600的第二维特比解码器641b被开 启。结果，表1显示了对于速率组3，第一和第二维特比解码器643a、 643b的相互作用。
【00111】对于速率组4，发送器500中的第二编码器511b和与其相关的 第三和第四单音交织器515c、515d被开启。在接收器600中，除为速率 组1、2和3的工作那些装置外，第三和第四维特比解码器641c、641d 被开启。结果，表1显示了对于速率组4，所有4个维特比解码器643a、 643b、643c、643d的相互作用。
【00112】图2A的结构还可以被用于显示速率组1和2中的数据从第一 符号去交织器641a到第一维特比解码器643a的数据流程，及速率组3 和4中的数据到第一和第二维特比解码器643a、643b的数据流程。如上 所述，每个维特比解码器643a、643b、643c、643d支持的最大数据速率 被ACS单元的时钟频率限定。例如，在ACS单元的完全并行实现中， 时钟频率为330兆赫兹，最大输出被限定在最大330兆比特每秒(对于 根值2或基数2的比特0和1)。因此，保持低于330兆比特每秒的表1 中的速率组1和2可由单一维特比解码器使用ACS时钟频率330兆赫兹 支持。
【00113】如表1所示，对于速率组3中的数据，除第一维特比解码器643a 外，第二维特比解码器643b进入线上投入使用(comes on line)。
【00114】在使用两个维特比解码器的实现中，例如，对于速率组3中的 数据速率，两个维特比解码器并行运行在接收码字的不同片断(fragment) 上。在本发明的系统中，符号去交织器被用作维特比解码器的输入缓冲 器。对于表1所示的速率组3中的数据速率，两个维特比解码器并行运 行在1200编码比特的去交织器长度上，每个维特比解码器解码来自去交 织器一半尺寸的信息比特并填充共同的维特比输出缓冲器的一部分。
【00115】图2B的结构还可以被用于显示从第二符号去交织器641b到第 三与第四维特比解码器643c、643d的数据流程。如表1所示，对于速率 组4中的数据，除第一和第二维特比解码器643a、643b外，第三和第四 维特比解码器643c、643d也投入使用。因此，对于速率组4，两对维特 比解码器643a、643b和643c、643d都并行解码，在来自第一符号去交 织器641a和第二符号去交织器641b的两个独立数据流上工作。如上所 示，当图2B的维特比解码器运行时，图2A和2B中的所有四个维特比 解码器643a、643b、-643c、和643d正在运行。
【00116】表1列出了对于每个维特比解码器，每个去交织器对应的ACS 步骤的数目。对于速率组1和2，只有一个维特比解码器643a正被使用 时，每个去交织器对应的每个维特比解码器执行的ACS步骤的数目等于 以比特计的去交织器数据速率。例如，对于53.3兆比特每秒的数据速率 和100比特的去交织器或解交织器信息长度，每个去交织器对应的第一 维特比解码器643a的ACS步骤的数目也是100步。对于一个以上的维 特比解码器被使用的速率组3和4，为每个回溯长度且在解码器产生解码 数据流之前执行的ACS步骤的数目等于去交织器的数据长度比特的一 半。
【00117】表1表示对于速率组4，每个去交织器的去交织编码长度和数 据长度是速率组3的去交织器的编码长度和数据长度的两倍。但是，如 图5和图6所示，对于以数据速率4进行的通信，额外的一对去交织器 被使用。因此，对于速率组4，去交织器长度显示为2x1200或2x600， 这表示两个去交织器每个的长度为1200比特或600比特。因此，对应每 个去交织器的ACS步骤的数目是两个去交织器中每个的数据长度的一 半，且保持等于速率组3中每个去交织器对应的ACS步骤的数目。
【00118】尽管参照一些具体实施例对本发明进行了描述，但应当认识到 本发明包括此公开及其非实质性变体支持的权利要求及其等同物。
  速率   组   数据速   率   (兆比   特每   秒)   调制   码   率   去交织编   码长度   (比特)   去交织器   信息，数   据长度   (比特)   维特比   解码器   634a   每个去   交织器   的ACS   步骤数   维特比   解码器   634b   每个去   交织器   的ACS   步骤数   维特比   解码器   634c   每个去   交织器   的ACS   步骤数   维特比   解码器   634d   每个去   交织器   的ACS   步骤数   1   53.3   QPSK   1/3   300   100   100   -   -   -   1   80   QPSK   1/2   300   150   150   -   -   -   2   106.7   QPSK   1/3   600   200   200   -   -   -   2   160   QPSK   1/2   600   300   300   -   -   -   2   200   QPSK   5/8   600   375   375   -   -   -   3   320   DCM   1/2   1200   600   300   300   -   -   3   400   DCM   5/8   1200   750   375   375   -   -   3   480   DCM   3/4   1200   900   450   450   -   -   3   512   DCM   4/5   1200   960   480   480   -   -   4   640   16QAM   1/2   2x1200   2x600   300   300   300   300   4   800   16QAM   5/8   2x1200   2x750   375   375   375   375   4   960   16QAM   3/4   2x1200   2x900   450   450   450   450   4   1024   16QAM   4/5   2x1200   2x960   480   480   480   480
表1