A method and apparatus for the complementary encoder / decoder

【技術分野】
【０００１】
本発明は、一般的には、通信システム、より詳細には、ビットメッセージを符号化及び／或いは復号化するための方法及び装置に係る。
【背景技術】
【０００２】
デジタル網は、一般的には、送信信号上のビットストリームの変調を伴う。 デジタル網は、一方においては、効率を向上させることができるが、他方においては、雑音、例えば、ビル、樹木、車、電源、電場源等からの雑音に弱い。 典型的には、デジタルメッセージは、変調及び伝送される前に符号化され、受信及び復調される際に復号される。 符号化されたデジタルメッセージは、通常は、一つ或いは複数のビットにグループ化され、シンボルが形成される。 そして、このシンボルを用いて、そのシンボルを表すものとして識別される高周波の正弦電磁（EM）波が選択される。 シンボルを高周波の正弦波によって伝送するために通常用いられる技術においては、その波の振幅、周波数、及び／或いは位相が所定のやり方にて変化される。 こうして、ある所定の振幅、周波数、及び／或いは位相を有する波は、あるシンボル、つまり、ある所定のビットパターンを表す。
【０００３】
このようなやり方にてデジタルメッセージを伝送することで、伝送の際の雑音に起因するある種の誤りを回復することが可能となる。 ただし、誤りの回復は、本質的にランダムな零と１の分布に依存する。 不幸なことに、あるメッセージが、多くの零を含む場合は、エンコーダ及びデコーダの性能は、通常は、劣化する。 更に、伝送内に同一のシンボルが連続して発生する場合も、他の誤り訂正機能のループ（error correcting function loops）、例えば、同期ループ、自動利得制御ループ等に悪影響を及ぼす。 これは、これら機能ループは、正常に機能するためには、前に受信されたシンボルと次に受信されたシンボル間の差の情報を必要とするためである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、多くの零を含むデジタルメッセージを送信するための方法及び装置に対する必要性が生じる。
【課題を解決するための手段】
【０００５】
本発明は、符号化されたビットストリームが零と１を含むように、ビットストリームを符号化及び／或いは復号するための方法及び装置を提供する。 この符号化は、複数のエンコーダへの入力として、そのビットストリームの対応するビット値の異なる系列を含む異なるバージョンを提供することで達成される。 同様にして、復号は、デコーダへの入力内のこれら異なるバージョンを考慮することで達成される。
【０００６】
本発明の完全な理解と長所は、添付の図面を参照しながら以下の説明で得られる。
【発明を実施するための最良の形態】
【０００７】
以下の説明においては、本発明の完全な理解を図るために、数多くの具体的な詳細がなされる。 ただし、当業者においては明らかなように、本発明はこのような具体的な細部なしに実現することもできる。 他の幾つかのケースにおいては、公知の要素については、不必要な詳細によってかえって本発明が不明瞭なものとならないように簡略的に或いはブロック図にて示される。 加えて、殆どの部分において、電気通信等に関する詳細は、そのような詳細が本発明の完全な理解を得るために必要でないと考えられる場合、或いは当業者の技術の範囲内であると考えられる場合は割愛されている。
【０００８】
さらに、改めて言及されてない限り、ここに説明される全ての機能は、ハードウェアによっても、ソフトウェアによっても、或いはこれらの組み合わせによっても遂行することができる。 ただし、一つの好ましい実施例においては、これら機能は、改めて言及されてない限り、コンピュータプログラムコードやソフトウェア等のコードに従ってコンピュータや電子データプロセッサ等のプロセッサによって、及び／或いはそのような機能を遂行するようにコーディングされた集積回路によって遂行される。
【０００９】
本発明の原理及びこれらの長所は、図１から５に示す実施例を参照することで最も良く理解できるものである。
【００１０】
図１において、参照符号１００は、本発明の特徴を具現する通信網の部分を一般的に示す。 より詳細には、この通信部分１００は、ソースビットストリーム１１０を受信し、送信符号語１１４を変調器１１６に供給するように適合化されたエンコーダ１１２を備える。 ソースビットストリームは、通常は、１つ或いは複数のフレームに編成され、各フレームは１つ或いは複数のビットを含む。 典型的には、ソースビットストリームは、数百或いは数千ビットから成るフレームに編成される。
【００１１】
変調器１１６には、デジタル変調器、例えば、直交振幅変調器（Quadrature Amplitude Modulator, QAM）、パルス振幅変調（Pulse Amplitude Modulation、PAM）、パルス符号変調（Pulse Code Modulation、PCM）、差分パルス符号変調（Differental Pulse Code Modulation、DPCM）、位相シフトキーイング（Phase-Shift Keying, PSK）、差分位相シフトキーイング（Differental Phase-Shift Keying, PSK）、オフセット直交位相シフトキーイング（Offset Quadrature Phase-Shift Keying, OQPSK）、差分直交位相シフトキーイング（Differental Quadrature Phase-Shift Keying,π/4-Q PSK）、ガウスフィルタ最小シフトキーイング（Gaussian Filtered Minimum Shift Keying, GMSK）等が用いられ、送信符号語（transmitted code word）１１４を、送信され変調された信号（transimitted modulated signal）１１８に変換するように構成される。 この変調された信号１２０は、送信部１２０によって送信される。
【００１２】
送信部１２０は、送信され変調された信号１１８を、無線或いは有線技術を介して送信するように構成される。 この結果として変調された信号１２２が受信される。 無線或いは有線技術を介しての信号の伝送は当業者においては周知であり、従って、本発明を説明するために必要な所を除いて詳細には説明しない。
【００１３】
こうして受信された変調された信号（received modulated signal）１２２は、この受信された変調器信号（received modulator singal）１２２を受信符号語１２６に変換するように構成された復調器１２４に供給される。 この受信符号語１２６は、入力として、この受信符号語１２６を受信されたビットストリーム１３０に変換するように構成されたデコーダ（decoder）１２８に供給される。
【００１４】
エンコーダ１２０及び／或いはデコーダ１２８は、スタンドアローン装置であっても、エンコーダ及び／或いはデコーダを備える装置、例えば、送信機、移動電話機等であっても、或いは装置に対するモジュール、例えば、送信機、受信機、移動電話機等のコンポーネントであっても構わない。 こうして、本発明は、スタンドアローンエンコーダ及び／或いはデコーダから成る装置、エンコーダ及び／或いはデコーダを備える装置、及び／或いはエンコーダ及び／或いはデコーダを備えるモジュールを含むものと解されるべきである。
【００１５】
送信され変調された信号１１８を送信するための送信部１２０内に雑音が存在すると、送信され変調された信号１１８と同一の受信され変調された信号１２２を受信することができなくなることに注意する。 つまり、復調された信号、すなわち、受信符号語１２６が、送信符号語１１４と異なることとなる。 従って、エンコーダ１１２及びデコーダ１２８は、好ましくは、雑音の影響を低減するため、及び誤りを回復するためのメカニズムが利用できるように構成される。 当分野においてとりわけ有益であり、通常に用いられている一つのこのようなメカニズムとして、帰納的組織畳込み（Recursive Systematic Convolutional, RSC）符号技術を利用するターボエンコーダ/デコーダが知られている。 以下の議論においては、このRSCターボエンコーダ及びデコーダを用いるものと想定され、これを用いる実施例が示されるが、RSCターボエンコーダ及びデコーダは、単に例示の目的で示されるものであり、本発明はRSCターボエンコーダ及びデコーダの使用に制限されるものではない。 他の符号技術、例えば、ハミング符号（Hamming code）、ゴーレー符号（Goly code）、リード・マラー符号（Reed-Muller code）、ＢＣＨ符号（Bose, Chaudhuri and Hocqenghem code）、リード・ソロモン符号（Reed-Solomon code）、ファイア符号（Fire code）、畳み込み符号（convolutional code）等を本発明と共に用いることもできるが、研究の結果、RSC符合技術を利用するターボエンコーダ（turb encoders）が通常は他のバリエーションよりも優れており、従って、より好ましい方法であることがわかっている。 代替のエンコーダ・デコーダ（encoder/decoder）に依存する方法の利用と動作も、当業者においては、本発明を読むことで明白であり、従って、本発明の範囲内に入るものである。
【００１６】
図２は、本発明の特徴を具現するエンコーダ１１２（図１）、すなわち、1/5ターボエンコーダ（１つの入力ビットに対して５つの出力ビットが生成される）の一つの実施例を示す。 上述のように、本発明との関連で他のエンコーダを用いることもできるが、簡単のためにターボエンコーダについて説明する。
【００１７】
エンコーダ１１２は、通常は、好ましくは、１つのシステミックビット（systemic bit）と、（好ましくは帰納的組織畳込み（Recursive Systematic Convolutional, RSC）を利用する）２つ或いはそれ以上の構成エンコーダ（constitute encoders）の各々からの２ビットを多重化する。 より詳細には、エンコーダ１１２は、第１構成エンコーダ２１０と第２構成エンコーダ２１２を備えるように構成されるが、これらの各々については、後に図３との関連でより詳細に説明される。
【００１８】
第１構成エンコーダ２１０は、好ましくは、入力として、ソースビットストリーム１１０（図１）を受信する。 一般に、第１構成エンコーダ２１０は、ソースビットストリーム１１０内の各ビットに対して、１つのビットストリームを受信し、２つのビット、つまり、パリティビットとしても知られる、第１構成エンコーダ（CE1)の第１ビット２１４と第１構成エンコーダ（CE1)の第２ビット２１５を出力する。
【００１９】
第２構成エンコーダ２１２は、好ましくは、雑音に対する追加の保護を与えるために、第１構成エンコーダ２１０と第２構成エンコーダ２１２が同一の結果を生成することを阻止するように修飾（修正）されている、ソースビットストリーム１１０を受信する。 好ましくは、第２構成エンコーダ２１２は、入力として、ソースビットストリーム１１０を、そのソースビットストリーム１１０がエンコーダ・ワンズ・コンプリメンタ（encoder ones complementer）２２２によって符号化され、エンコーダ・インタリーバ（encoder interleaver）２２４によってインタリーブされた（つまり、ソースビットストリーム１１０の順番が本質的にランダム化された）後に、受信し、出力として、第２構成エンコーダ（CE2）の第１ビット２１６と、第２構成エンコーダ（ＣＥ２）の第２ビット２１７を出力するように構成される。
【００２０】
エンコーダ・ワンズ・コンプリメンタ２２２は、ワンズ・コンプリメンタ機能（ones complement function）を遂行するように、つまり、１を零に、零を１に変換するように構成される。 後に図３との関連で説明するように、第２構成エンコーダ２１２は、非零の出力を生成するために、１つ或いは複数の１の入力を必要とする。 エンコーダ・ワンズ・コンプリメンタ２２２は、送信符号語１１４内に１を実質的にランダムに挿入する働きをし、こうすることで、雑音によって引き起こされる復号誤りを回復することが困難な実質的にオール零（all-zeros）の伝送が制限される。 後に例示されるように、オール零のビットストリームは、１と零を含む送信符号語（transmitted code word）に変換される。
【００２１】
上述のように、エンコーダ・ワンズ・コンプリメンタ２２２は、ビットストリームを、対応するビット値が異なるように変化させる別の機能、例えば、差分エンコーダ（この出力は現在のビットと前のビットの排他的論理和（exclusive or）の逆数に等しい）と置換することもできる。 ワンズ・コンプリメンタ２２２、及び差分エンコーダの目的は、ビットストリームの２つの異なるバージョンを、少なくとも２つのエンコーダに提供することにある。 このような特徴を提供するあらゆる機能を利用することができる。 ただし、対応する修正をデコーダ１２８にも施す必要があることに注意する。
【００２２】
エンコーダ・インタリーバ２２４は、本質的に、伝送中のバーストエラーの影響を低減するために、各フレーム内のソースビットストリーム１１０の順番をランダム化するように構成される。 一般に、伝送中の雑音は、一連の隣接するビット、つまり、バーストエラーに影響を及ぼす。 これら隣接するビットの回復は、典型的には、壊れた非隣接のビット（corrupted ,non-contiguous bits）を回復する場合より困難である。 エンコーダ・インタリーバ２２４は、この現象を認識し、雑音の影響を散逸させるために、ビットの並び順を替える。 こうすることで、ビットが受信され、そのビットの順番が元の順に再び戻されたとき、バーストエラーの隣接するビットへの悪影響が非隣接のビットへと分散される。 これに関しては、図５との関連で詳しく説明する。
【００２３】
上述の一例として、ビット０、１、２、３、４及び５をこの順番にて有する６ビットから成るブロックにおいては、エンコーダ・インタリーバ２２４は、送信されるべきビットの順番を、例えば、２、５、３、１、４なる順番に並べ替える。 ２つの隣接するビット、例えば、５と３を損傷させるバーストエラーは、受信されたとき、それらの元の順番に並べ替えられ、こうすることで、バーストエラーが非隣接ビットへと分散され、雑音の影響が非隣接ビットへと制限され、損傷されたビット（corrupted bits）を回復できる確率が向上される。 エンコーダ・インタリーバ２２４の設計は、とりわけ、データブロックのサイズと、予想される信号対雑音比に依存する。 インタリーバの使用及び設計は、当業者においては周知であり、ここでは、本発明を説明するために必要でない限り、詳細な説明は割愛される。
【００２４】
マルチプレクサ２３０は、入力として、ソースビットストリーム１１０からの元の修正（修飾）されてないビットであるシステミックビット（systemic bit）２１３、第１構成エンコーダ（CE1）の第１ビット２１４、第１構成エンコーダ（CE1）の第２ビット２１５、第２構成エンコーダ（CE2）の第１ビット２１６及び第２構成エンコーダ（CE2）の第２ビット２１７を受信し、送信符号語１１４を出力するように構成される。 これらビットは、好ましくは、率直なビット毎の連接アルゴリズム（bit-wise concatenation algorithm）或いはパンクチャリングアルゴリズム（puncturing algorithm）を用いて多重化される。 ビット毎のアルゴリズムは、入力ビットストリームの各ビットに対して、システミックビット２１３、第１構成エンコーダ（CE1）の第１ビット２１４、第１構成エンコーダ（CE1）の第２ビット２１５、第２構成エンコーダ（CE2）の第１ビット２１６及び第２構成エンコーダ（CE2）の第２ビット２１７を順次的に連接する。
【００２５】
代替として、パンクチャリングアルゴリズムを用いて、符号語１１４内のビットの数を削減することで、追加の効率を得ることもできる。 パンクチャリング（Puncturing）は、当分野において周知であり、従って、本発明を開示するために必要な所を除いて、これ以上の詳細な説明については割愛する。
【００２６】
当業者においては本発明を読むことで理解できるように、エンコーダ１１２は単に一例として示されているものであり、本発明を制限することを意図するものではない。 例えば、追加の構成エンコーダを、追加のデータ回復を達成するために用いることもでき、エンコーダ・ワンズ・コンプリメンタは、どこに配置しても構わない。 例えば、第１構成エンコーダ２１０と関連させることも、エンコーダ・ワンズ・コンプリメンタ２２２とエンコーダ・インタリーバ２２４の位置を逆にすること等も可能である。 ただし、このような修正を行うためには、図５に示すデコーダに対しても類似の修正を行うことが必要であり、このような修正は当業者においては、本発明を読むことで明らかになるものである。
【００２７】
図３は、上で図２との関連で説明した第１構成エンコーダ（first constitute encoder）２１０を実現するための一つの方法を示す。 この第１構成エンコーダ２１０は、図２の第２構成エンコーダ２１２に対しても用いることができる。
【００２８】
好ましくは、第１構成エンコーダ２１０は、図に示すように、３つのメモリを備えるRSCエンコーダから成る。 このRSCは、単に例示のために示されているものであり、本発明を制限するものと解されるべきではない。 当業者においては本発明を読むことで明らかなように、他の設計の、帰納的（recursive）或いは非帰納的（non-recursive）若しくは畳み込み（convolutional）或いはブロック（blok）エンコーダも存在し、本発明との関連で用いることができ、従って、これらも本発明の範囲に入るものである。
【００２９】
一般に、第１構成エンコーダ２１０は、３つのメモリ、つまり、第１メモリ３１０、第２メモリ３１２、及び第３メモリ３１４を備えるように構成され、これらメモリは、遅延及び／或いはシフトレジスタとも呼ばれる。 第１構成エンコーダ２１０は、第２メモリ３１２の値と第３メモリ３１４との排他的論理和３１６の結果を、入力ビットとの排他的論理和３１８に加えることで、符号化に帰納的な性格を与えるようにも構成される。
【００３０】
第１構成エンコーダ２１０の出力は、第１ビット３２０、例えば、第１構成エンコーダ（CE1）の第１ビット２１６及び／或いは第２構成エンコーダ（CE2）の第１ビット２１６と、第２ビット３２２、例えば、第１構成エンコーダ（CE1）の第２ビット２１５及び／或いは第２構成エンコーダ（CE2）の第２ビット２１７を含む。 第１ビット３２０は、好ましくは、排他的論理和３１８の結果と、第１メモリ３１０と、第３メモリ３１４との排他的論理和３２４の結果から成り、第２ビット３２２は、好ましくは、排他的論理和３１８の結果と、第１メモリ３１０と、第２メモリ３１２と、第３メモリ３１４の排他的論理和３２６の結果から成る。
【００３１】
図４は、第１構成エンコーダ２１０（図３）によって実現されるRSC符号技術のトレリス図（Trellis diagram）であり、第１構成エンコーダ２１０（図３）によって実現されるRSC符号技術の理解をより深めるために示される。 このトレリス図４００は、現在の状態４１０から新たな状態４１２への遷移を図解する状態図を表す。 各状態“S0”から“S7”とは、それぞれ、第１メモリ３１０、第２メモリ３２０、及び第３メモリ３１４の状態を表す３ビット値から成る状態値４１４と関連する。 各可能な遷移が実線或いは点線によって示される。 点線は、ラインラベルの斜線の前の“１”によって表されるように、入力ビットが“１”である結果としての現在の状態４１０から新たな状態４１２への遷移を表し、実線は、ラインラベルの斜線の前の“０”によって表されるように、入力ビットが“０”である結果としての現在の状態４１０から新たな状態４１２への遷移を表す。
【００３２】
各ラインラベルは、さらに、斜線に続く２つのビットを含む。 第１ビットは、構成エンコーダからの第１ビット、例えば、図２の第１構成エンコーダ（CE1）の第１ビット２１４、及び／或いは第２構成エンコーダ（CE2）の第１ビット２１６を表す。 第２ビットは、構成エンコーダからの第２ビット、例えば、図２の第１構成エンコーダ（CE1）の第２ビット２１５、及び／或いは第２構成エンコーダ（CE2）の第２ビット２１７を表す。
【００３３】
例えば、現在の状態４１０が“0”である場合、第１メモリ３１0、第２メモリ３１２、及び第３メモリ３１４は、それぞれ、“S0=000”なる状態値によって示されるように“0”を含む。 一方、“S0”の現在の状態４１０において、入力ビットは“0”である場合は、第１構成エンコーダ２１０の第１ビットと第２ビットの出力は、“S0”の現在の状態４１０と“S0”の新たな状態４１２との間の実線によって示されるように、各々、零となる。 このラインは、入力ビットが“0”であり、RSCエンコーダの第一と第２ビットの出力が各々“0”であったために、“0/00”としてラベルされていることに注意する。 “S0”の新たな状態４１２に遷移すると、第１メモリ３１０、第２メモリ３１２、及び第３メモリ３１４の値は、それぞれ、状態値“S0=000”によって示されるように、“000”となる。
【００３４】
ただし、“S0”の現在の状態４１０において、システミックビット（入力）が“１”であるときは、第１構成エンコーダ２１０の第１ビット３２０と第２ビット３２２の出力は、それぞれ、“S0”の現在の状態４１０と“S4”の新たな状態４１２との間の点線によって示されるように、“１”となる。 このラインは、入力ビットが“１”であり、第１構成エンコーダ２１０の第１ビット３２０と第２ビット３２２の出力が各々“１”であったために、“1/11”としてラベルされていることに注意する。 “S4”の新たな状態４１２に遷移すると、第１メモリ３１０、第２メモリ３１２、及び第３メモリ３１４の値は、それぞれ、状態値“S4=100”によって示されるように、“100”となる。
【００３５】
図５は、図１との関連で上で説明されたデコーダ１２８を実現するための一つの方法を示す。 好ましくは、デコーダ１２８は、図５に示すようにターボデコーダ（turbo decoder）から成る。 より詳細には、参照符号１２８は、図２から４との関連で説明されたようなターボエンコーダによって符号化された、受信符号語１２６を復号するために用いることができるターボデコーダを示す。 このターボデコーダは、最大帰納的確率（Maximum A-Posteriori Probability, MAP）アルゴリズムに基づくが、これは単に例示のためものであり、本発明を制限するものと解されるべきではない。 当業者においては、本発明を読むことで明らかなように、他の設計のデコーダ、例えば、log-MAP, Max-log-MAP, Soft Output Viterbi Algorithm, SOVA）等を用いることもでき、従って、これらも本発明の範囲内に含まれるものである。
【００３６】
一般には、後により詳細に説明するように、デコーダ１２８は、シリアルに対話的に動作する第１デコーダ５１２と第２デコーダ５１８とを備える。 第１デコーダ５１２の出力、つまり、L _e (12)は、第２デコーダ５１８への入力の一つを構成し、第２デコーダ５１８の出力、つまり、L _e (21）は、第１デコーダ５１２への入力の一つを構成する。 第１デコーダ５１２は、第１構成エンコーダ２１０（図２）によって符号化されたビットを復号し、第２デコーダ５１８は、第２構成エンコーダ２１２（図２）によって符号化されたビットを復号する。
【００３７】
デコーダ１２８は、受信符号語１２６（図１）を５つのビット、つまり、受信されたシステミックビット５０２、受信された第１デコーダ（D1）の第１ビット５０４、受信された第１デコーダ（D1）の第２ビット５０６、受信された第２デコーダ（D2）の第１ビット５０８、及び受信された第２デコーダ（D2）の第２ビット５１０に分離するが、これらは、それぞれ、システミックビット２１３、第１構成エンコーダ（CE1）の第１ビット２１４、第１構成エンコーダ（CE1）の第２ビット２１５、第２構成エンコーダ（CE2）の第１ビット２１６、及び第２構成エンコーダ（CE2）の第２ビット２１７に対応する。
【００３８】
第１デコーダ５１２は、受信されたシステミックビット５０２、第１デコーダ（D1）の第１ビット５０４、及び第１デコーダ（D1）の第２ビット５０６を入力として受信するように構成される。 上述の３つの入力に加えて、第１デコーダ５１２は、入力として、受信されたシステミックビット５０２が１である確率の自然対数（-L _e (21))も受信するように構成される。 ここで、“（21）”なる表記は、それら値が、第１デコーダに送られる第２デコーダの結果であることを表し、同様に、“（12）”なる表記は、それら値が、第２デコーダに送られる第１デコーダの結果であることを表す。 この（-L _e (21))は零に初期化されるが、これについては、後に符号インバータ（sign inverter）５２６との関連でより詳細に説明する。
【００３９】
第１デコーダ５１２は、選択されたタイプのエンコーダに対して満足できる結果を与えることができればどのような復号アルゴリズムであっても構わない。 例えば、図２から４に図解されるターボエンコーダに対して適当な復号技術としては、MAP、SOVA、log-MAP、Max-log-MAP等が含まれる。 復号技術は当業者においては周知であり、復号技術と本発明との相互作用については当業者においては本発明を読むことで明らかとなるものである。
【００４０】
第１デコーダ５１２は、好ましくは、出力を、ある特定のビットが１である尤度（likelihood）の自然対数の形式にて提供する。 より詳細には、第１デコーダ５１２の出力は、以下の式によって与えられる：
【数１】

【００４１】

ここで、

p[received systemic bit = 1]は、受信されたシステミックビット５０２が１に等しい確率を表し、

p[received systemic bit = 0]は、受信されたシステミックビット５０２が0に等しい確率を表す。

【００４２】

こうして、L

_e (12)は、受信されたシステミックビット５０２が１である確率が高い場合は正となり、受信されたシステミックビット５０２が０である確率が高い場合は負となる。

【００４３】

上述のように、第１デコーダ５１２の出力値は、第２デコーダ５１８に入力される。 ただし、これら値は、エンコーダ・ワンズ・コンプリメンタ（encoder ones complementer）２２２（図２）及びエンコーダ・インタリーバ（encoder interleaver）２２４（図２）を考慮するように調節される必要がある。 図２に示すように、第１構成エンコーダ２１０は、入力として、インタリーブも、反転もされてない、つまり、１の補数（ones complement）ではないビットを受信する。 第２エンコーダ２１２は、ただし、入力として、エンコーダ・インタリーバ２２４によって並び順を替えられ、エンコーダ・ワンズ・コンプリメンタ２２２によって反転されたビットを受信する。

【００４４】

こうして、図５に戻り、第１デコーダ５１２の出力は、第１デコーダのインタリーバ５１４によって並び順を換えられ、符号インバータ５１６によって符号を反転することを必要とされる。 第１デコーダのインタリーバ５１４及び符号インバータ５１６の結果は、受信されたシステミックビット５０２が、第２デコーダ（D2）の第１ビット５０８及び第２デコーダ（D2）の第２ビット５１０と同様に並べられたとき零である確率を表す。

【００４５】

同様に、受信されたシステミックビット５０２も、第２デコーダ（D2）の第１ビット５０８及び第２デコーダ（D2）の第２ビット５１０を生成するために用いられたときと同じ順番で、同じように反転されている表現を提供できるように、つまり、第２構成エンコーダ２１２（図２）への入力を複製できるように調節される必要がある。 このために、受信されたシステミックビット５０２は、第１デコーダのインタリーバ５２０とデコーダのワンズ・コンプリメンタ５２２に加えられる。

【００４６】

従って、第２デコーダ５１８への入力は、（-L

_e (12))と、順番を替えられてビットを反転された受信されたシステミックビット５０２と、第２デコーダの第１ビット５０８と、第２デコーダの第２ビット５１０とから成る。 第２デコーダ５１８の動作は、上で第１デコーダ５１２との関連で説明したそれと同一である。

【００４７】

第２デコーダ５１８は、好ましくは、出力を ある特定のビットが１である尤度の自然対数の形式にて提供する。 ワンズ・コンプリメント機能（ones complement function）のために、第２エンコーダ５１８からのあるビットが１であるという高確率結果は、実際には、そのビットが零である高確率結果であることに注意されたい。 より詳細には、第２デコーダ５１８の出力は、以下の式によって与えられる：

【数２】

【００４８】

ここで、

p[inverted received systemic bit = 1]は、受信されたシステミックビット５０２が、デコーダのワンズ・コンプリメント５２２の適用後に、１に等しい、つまり、実際には零である確率を表し、

p[inverted received systemic bit = 0]は、受信されたシステミックビット５０２が、デコーダのワンズ・コンプリメント５２２の適用後に、0に等しい、つまり、実際には１である確率を表す。

【００４９】

こうして、L

_e (2１)は、受信されたシステミックビット５０２が零である確率が高い場合は正となり、受信されたシステミックビット５０２が１である確率が高い場合は負となる。

【００５０】

上述のように、第２デコーダ５１８の出力は、第１デコーダ５１２への入力として用いられる。 出力L

_e (21）は、L

_e (12）と類似するが、ただし、ワンズ・コンプリメント及び反転機能を考慮するように調節する必要がある。 こうして、第２デコーダ５１８の出力は、第１デコーダ５１２に入力される前に、デインタリーバ（de-interleaver）５２４と第２符号インバータ（sign inverter）５２６に加えられる。

【００５１】

上述したターボ復号プロセス（turbo decoder process）は、好ましくは、受信されたブロックのビットに対して、判定ユニット５２８によって決定される１回或いはそれ以上の回数だけ遂行される。 好ましくは、このプロセスは８回反復される。 代替として、判定ユニット５２８は、反復回数を、とりわけ、確率、反復間の分散等に基づいて変化させるように構成することもできる。 反復の回数が十分であることが決定されると、デコーダ１２８は、受信されたビットストリーム１３０（図１）を出力する。

【００５２】

デコーダのワンズ・コンプリメンタ５２２は、上述のエンコーダ・ワンズ・コンプリメンタ２２２（図２）の代りに差分エンコーダが用いられているときは差分エンコーダと置換することもできることに注意されたい。

【００５３】

一例として、ソースビットストリーム１１０は４２個の零から成るストリームであるものと想定する。 エンコーダ１１２の出力は、エンコーダ・インタリーバ２２４は存在しないものと想定すると、以下のテーブルに示されるようになる。 第一行は、送信符号語を表すが、これは、順番に、システミックビット２１３、第１エンコーダ（CE1）の第１ビット２１４、第１エンコーダ（CE1）の第２ビット２１５、第２エンコーダ（CE2）の第１ビット２１６、及び第２エンコーダ（CE2）の第２ビット２１７を含む。 第二行はシステミックビットの値を表すが、これは、この例では常に零である。

【００５４】

第三行は、第１構成エンコーダ２１０の出力を表し、括弧内は図４に解説される状態遷移を表す。 第１構成エンコーダ２１０はシステミックビットの値が零のときは、オール零を出力し、状態遷移は常に状態“S0”から状態“S0”に変化することに注意する。

【００５５】

第四行は、第２エンコーダ２１２の出力を表し、括弧内は、図４に解説される状態遷移を表す。 ワンズ・コンプリメントのために、出力は常に零ではないことに注意されたい。 ４２個の零から成る入力ストリームは、このパターンを６回繰り返す。

【表１】

【００５６】

こうして、各サイクルにおいて５ビットを送信する変調器１１６（図１）が用いられた場合は、零には４つの異なる値、つまり、０、１、２及び３が割当てられる。 このエンコーダのレート（この例では1/5）とは異なる数のビットを送信する変調器１１６、例えば、パルス当り６ビットを送信する64QAMを選択することで追加のバリエーションを得ることもできる。

【００５７】

例えば、次のストリングは、1/5なるレートのターボエンコーダが６４QMAと共に用いられた場合の互いに連接され６‐ビットブロックに分割された上述のビットパターンを表す。

【表２】

【００５８】

比較を簡単化するために、以下のデジタルストリングはこれら二進ストリングをそれらの等価の１０進値にて示す。

【表３】

【００５９】

こうして、本発明に従ってワンズ・コンプリメントエンコーダ/デコーダを用いることで、６４QAMを利用するシステムにおいて、１４個の異なるシンボル（すなわち、パルス）、つまり、０、１、２、４、６、８、１２、１６、１７、２４、３２、３５、４８、及び４９を利用することが可能になる。

【００６０】

本発明は多くの形態にて実現でき、このため上に説明された実施例からの幾つかのバリエーションが本発明の精神或いは範囲から逸脱することなく可能であることに注意する。 例えば、ビットストリームの異なるバージョンを複数のエンコーダに供給する異なる符号化方式を利用することもできる。

【００６１】

こうして、本発明が、本発明の幾つかの好ましい実施例との関連で説明されたが、これら実施例は単に例示に過ぎず、本質的に制限することを意図するものではなく、上述の開示に対する広いレンジのバリエーション、修正、変更、及び代替が可能であり、幾つかのケースにおいては、本発明の幾つかの特徴は、他の対応する特徴は用いることなく、用いることもできることに注意されたい。 これらの多くのバリエーション及び修正は、当業者においては、上述の好ましい実施例の説明から明らかであり、従って、添付のクレームは、可能な限り広く、本発明の範囲と一貫したやり方にて解釈されるべきである。

【図面の簡単な説明】

【００６２】

【図１】本発明の特徴を具現する網環境の線図である。

【図２】符号化の前にビットストリームにワンズ・コンプリメンタが適用される本発明は一つの実施例を示すブロック図である。

【図３】ビットストリームが帰納的組織畳み込みエンコーダを用いて符号化される本発明の一つの実施例を示すブロック図である。

【図４】図３に示すエンコーダの状態図を示すトレリス図である。

【図５】本発明の一つの実施例によるビットストリームの復号の様子を示すブロック図である。

【符号の説明】

【００６３】

１１０ ソースビットストリーム１１２ エンコーダ１１６ 変調器１２０ 送信部１２４ 復調器１２８ デコーダ２１０ 第１構成エンコーダ２１２ 第２構成エンコーダ２２２ エンコーダ・ワンズ・コンプリメンタ２２４ エンコーダ・インタリーバ４００ トレリスダイアグラム４１４ 状態値５１２ 第１デコーダ５１８ 第２デコーダ５２６ 符号インバータ５２８ 判定ユニット