Polynomial evaluator for reed-solomon decoder

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、格納データまたは伝送データ内にて現れるエラーを訂正するためのエラー訂正装置に関し、特にリードソロモン符号（Ｒｅｅｄ−
ＳｏｌｏｍｏｎＣｏｄｅ）を用いて符号化されたデータ内のエラーを訂正するのに用いられる、エラー位置多項式及び微分多項式を評価するエラー訂正用多項式評価装置に関する。

【０００２】

【従来の技術】データの伝送、格納または取り出しの過程の際に発生する雑音は、対応する各過程においてエラーをもたらすこととなる。 従って、そのようなエラーを正すために、伝送されるべきまたは格納されるべきデータを符号化するデータ符号化方法が多様に提案されてきた。

【０００３】そのような符号化方法においては、１組のチェックビットが１群のメッセージ即ち、情報ビットに付加されて符号語を形成する。 このチェックビットはエンコーダにより定まるもので、エラーの検出及び訂正に用いられる。 ここで、エンコーダは基本的に、メッセージビットからなるビットを２進メッセージ多項式の係数として取り扱うと共に、メッセージ多項式ｉ（Ｘ）と符号生成多項式ｇ（Ｘ）との間の乗算または除算を行ってチェックビットを求めることによって、符号語多項式ｃ
（Ｘ）を得る。 符号生成多項式ｇ（ｘ）は符号語に所望の特性を付加して、符号語がエラー訂正２進群符号の特定のクラスに属するようにする（例えば、エス．リン（Ｓ．Ｌｉｎ）らの論文、「Ｅｒｒｏｒ Ｃｏｎｔｒｏ
ｌ Ｃｏｄｉｎｇ：Ｆｕｎｄａｍｅｎｔａｌｓ ａｎｄ
Ａｐｐｌｉｃａｔｉｏｎｓ」，Ｐｒｅｎｔｉｃｅ−Ｈ
ａｌｌ，１９８３年参照）。

【０００４】エラー訂正符号の１つとして、リードソロモン符号（以下、「ＲＳ符号」とも称す）を備えるＢＣ
Ｈ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇ
ｈｅｎ）符号クラスが周知にされている。 このＲＳ符号の数学的基礎は、例えば、エス． リンらによる上記論文及びベーレカンプ（Ｂｅｒｌｅｋａｍｐ）の論文「Ａｌ
ｇｅｂｒａｉｃ Ｃｏｄｉｎｇ Ｔｈｅｏｒｙ」，Ｍｃ
Ｇｒａｗ−Ｈｉｌｌ，１９６８年）に述べられており、
更にベーレカンプに付与された米国特許番号第４，１６
２，４８０号明細書に開示されている。

【０００５】下記式（１）のように、ＲＳ符号生成多項式ｇ（Ｘ）の根が、αに対して連続した２Ｔ個の乗数であるならば、Ｔ個のエラーが訂正され得る。

【数１】

【０００６】ここで、αは有限フィールドＧＦ（２ ^m ）
における基本要素であり、Ｔは予め定められた正の整数である。 伝送符号語を受け取るかまたは格納符号語を取り出す際に、付随して、ある雑音が符号語のエラーパターンに変換され得る。 ＲＳ符号から発生したエラーパターンを取り扱うためには、普通、４段階の過程が行われる。 エラー訂正過程を説明するために、１つのＲＳ符号がＮ個のＭビットシンボルを有する符号語からなることと仮定する。 ここで、Ｋ個のシンボルは情報シンボルを、（Ｎ−Ｋ）個のシンボルはチェックシンボルを各々表す。 この場合、符号語の多項式ｃ（Ｘ）は（Ｎ−１）
次多項式であり、２Ｔは（Ｎ−Ｋ）と等しい。 まず、第１段階においては、シンドロームＳ ₀ ,Ｓ ₁ ,...,Ｓ _2T-1が受信符号語を表す（Ｎ−１）次の受信符号語の多項式ｒ
（Ｘ）を用いて求められる。

【０００７】この受信符号語多項式ｒ（Ｘ）は、ｒ _N-1
Ｘ ^N-1 ＋ｒ _N-2 Ｘ ^N-2 ＋....＋ｒ ₁ Ｘ ¹ ＋ｒ ₀として表現され、ｒ _jは符号語の（Ｎ−ｊ）番目のシンボルを表す。 第２段階においては、上記のシンドロームを用いてエラー位置の多項式σ（Ｘ）の係数が求められる。 第３
段階においては、エラー位置の多項式σ（Ｘ）の根を求めるもので、該当根は受信符号語におけるエラーの位置を表す。 詳述すれば、基本要素の乗数α ^-jをエラー位置の多項式σ（Ｘ）の変数Ｘに代入すると、該式は０になる（即ち、α ^-jがエラー位置多項式σ（Ｘ）の根となる）。 これは、ｒ _j （即ち、符号語の（Ｎ−ｊ）番目のシンボル）にエラーが発生したことを意味する。

【０００８】最後に、第４段階においては、エラー値がエラー位置及びシンドロームを用いて計算される。 シンドローム及びエラー位置多項式の係数に対する数学的表現は、前述したベーレカンプ氏に付与された米国特許第４，１６２，４８０号明細書に述べられている。 第４番段階の詳細は、以下のようである。

【０００９】まず、エラー評価の多項式Ω（ｘ）が下記式のように求められる。

【数２】 Ω（ｘ）＝σ（ｘ）ｓ（ｘ） 式（２） ここで、Ｓ（ｘ）はシンドロームをその係数として取るシンドロームの多項式を表す。

【００１０】エラー評価の多項式Ω（Ｘ）を求めた後、
エラー値ｅ _jは次式のように計算され得る。

【数３】

次導関数であり、α

^-jは第３段階にて求めたエラー位置の多項式σ（Ｘ）の根であり、エラー値ｅ

_jは第３段階にて求められたエラーの位置を表す（Ｎ−ｊ）番目のシンボルに対応する。 エラー値を求めた後、対応するシンボルに該当エラー値を加えることによって、元の符号語が復元され得る。

【００１１】前述したように、多項式評価には種々の段階のエラー訂正過程を必要とする。 ここで、α ^-jに対する多項式評価は、有限フィールドの要素α ^-jを与えられた多項式Ｐ（ｘ）の変数Ｘに代入することによって行われる。 まず、第３段階においては、エラー位置の多項式σ（Ｘ）を評価してエラーの位置を探す。 第４段階においては、エラー評価多項式Ω（Ｘ）及び微分多項式σ′
（Ｘ）を評価することによってエラー値を求める。

【００１２】エラー位置の多項式σ（Ｘ）は次式のように表現され得る。

【数４】

【００１３】従って、α ^-jに対するエラー位置の多項式σ（ｘ）は次式のように表現される。

【数５】

^m ）上で行われる。 他の多項式に対する評価も同様な方法で行われる。

【００１４】図１を参照すれば、従来の多項式評価装置１の概略的なブロック図が示されている。 この多項式平価装置１は、本特許出願と出願人を同じくする係属中の日本特許出願明細書に、「エラー訂正用シンドローム計算装置」という名称で開示されている。 図１の多項式平価装置１はＴ＝８の場合、エラー位置の多項式σ（Ｘ）
を上記式（５Ｂ）を用いて評価する。 多項式評価装置１
においては、上記式（５Ｂ）はｊ＝Ｎ−１から０まで段階的に計算される。 ここで、各段階は１システムクロックサイクルの間に行われることが好ましい。

【００１５】多項式評価装置１は、初期の評価項を求める初期化ブロック１０、評価項を更新する項更新ブロック３０、初期評価項または更新評価項を項更新ブロック３０に再び供給するマルチプレクサ（ＭＵＸ）２０、一つの段階にて求められた評価値を合わせる加算ブロック４０、出力ブロック５０及び、エラー決定ブロック５５
から構成される。 ここで、評価項は式（５Ｂ）のσ _i α
^-ijで、ｊは各段階の間更新され、初期評価値はσ _i α
^-iNである。 σα ^-(N-1)を求める第１段階を始める前に、項更新ブロック３０内のレジスターブロック３０ｃ
の各レジスターは初期化ブロック１０から供給された８
個の初期評価項の組（即ち、σ _i α ^-iN ）にて初期化される。 ここで、ｉは１から８までである。

【００１６】初期化ブロック１０内の有限フィールドＧ
Ｆ（２ ^m ）上にて作動する乗算器１０ｂにおいて、エラー位置の多項式の各係数σ _iはα ^-iNに乗じられて初期評価項が求められる。 ここで、ｉは１〜８であり、α
^-iNは第１根入力ブロック１０ａから供給される。 かくして、乗算器１０ｂは８個の初期評価項の組のσ _i α ^-i
NをＭＵＸ２０の入力ポート０へ順に供給する。 初期化の間、ＭＵＸ２０はσ _i α ^-iNをレジスターブロック３
０ｃに供給する。 詳述すると、最初、第１初期評価項σ
₁ α ^-NはまずレジスターＲ ₁へ入力されると同時に１ビットクロックサイクルの間格納される。 その後、レジスターＲ ₁の内容は次のビットクロックサイクルの間レジスターＲ ₂へシフトされて格納され、続いて、レジスターＲ ₂の内容はレジスターＲ ₃へシフトされる。 このような順次的方法にてレジスター８まで行われる。 最後に、レジスターＲ ₈の出力は項更新ブロック３０の有限フィールドＧＦ（２ｍ）上にて作動する乗算器３０ａに供給される。

【００１７】各レジスターに対応する初期評価項（例えば、レジスターＲ ₈にはσ ₁ α ^-N ，レジスターＲ ₇にはσ ₂ α ^-2N ）が格納された後、第１評価結果σ（α
^-(N-1) ）を求める第１段階が始まる。

【００１８】第１段階の第１ビットクロックサイクルの際、乗算器３０ａはレジスターＲ ₈から供給されたσ ₁
α ^-Nを第２根入力ブロック３０ｂから入力されたα ¹に乗ずる。 乗算器３０ａの出力、例えばσ ₁ α ^-(N-1) （即ち、第１番目の組の初期評価項であり、評価項のＫ番目の組はσ _i α ^-i(NK)であり、Ｋは１〜Ｎ）は１ビットクロックサイクル当たり、一つずつ加算ブロック４０へ入力される。

【００１９】加算ブロック４０は、二個の入力の加算器４０ａとレジスター４０ｃ（レジスターＲ ₉ ）とを備える。 ここで、有限フィールドＧＦ（２ ^m ）上の加算器４
０ａは乗算器３０ａからの各組の評価項をレジスター４
０ｃの内容に順次に加算し、レジスター４０ｃは加算器４０ａから入力された第１〜第７番目の部分和を格納すると共に加算器４０ａへその部分和を供給する。 ここで、Ｌ番目の部分和は式（５Ｂ）の順次的な加算過程にて、同一組に含まれたＬ個（Ｌは１〜７）の評価項の和を表す。 加算器４０は、０または加算器４０ａの出力をレジスター４０ｃへ選択的に供給するＭＵＸ４０ｂをも備える。 ＭＵＸ４０ｂはレジスター４０ｃの初期化のために、各段階の始まりにて０をレジスター４０ｃへ供給すると共に、残りの時間の間には、加算器４０ａからの部分和をレジスター４０ｃへ送る動きを果たす。

【００２０】詳述すると、乗算器３０ａからσ ₁ α
^-(N-1)を受け取ると、加算器４０ａはレジスター４０ｃ
の初期内容（即ち、０）に加える。 その後には、第１部分和σ ₁ α ^-(N-1)が、例えば、次のビットクロックサイクルの立ち上がりエッジでＭＵＸ４０を通じてレジスタ４０ｃに再度入力されて格納される。 このために、ＭＵ
Ｘ４０ｂは加算器４０ａの出力をレジスター４０ｃへ送る。 また、乗算器３０ａから供給されたσ ₁ α ^-(N-1)はＭＵＸ２０を通じてレジスターブロック３０ｃに入力されて、例えば、第１段階の第２ビットクロックサイクルの立ち上がりエッジで各レジスターの内容は右側へシフトされる。

【００２１】第１段階の第２ビットクロックサイクルの間、乗算器３０ａはレジスターＲ ₈から供給されたσ ₂
α ^-2Nにα ²を乗算する。 同時に、乗算器３０ａの出力（即ち、σ ₂ α ^-2(N-1) ）は加算器４０ａへ入力されて、レジスター４０ｃの内容（即ち、σ ₁ α ^-(N-1) ）に加算される。 その後に、第２部分和（即ち、σ ₁ α ^-(N-
1) ＋σ ₂ α ^-2(N-1) ）はＭＵＸ４０を通じてレジスター４０ｃに再び供給されて格納される。 乗算器３０ａからのσ ₂ α ^-2(N-1)はＭＵＸ２０を通じてレジスターブロック３０ｃへ供給されて、各レジスターの内容は次のビットクロックサイクルの立ち上がりエッジで右側にシフトされる。

【００２２】第１段階の残りのビットクロックサイクルの間上記の過程を繰り返すことによって、σ ₁ α ^-(N-1)
からσ ₈ α ^-8(N-1)までの各項は加算器４０ａにて加え合わせられる。 最後に、加算器４０ａは第８番目の部分和、即ち、第１番目の組の８個の評価項の和（σ ₁ α
^-(N-1) ＋σ ₂ α ^-2(N-1) ＋…＋σ ₈ α ^-8(N-1) ）を出力ブロック５０のレジスター５０ｂに供給する。 レジスタ５０ｂは入力された和を格納すると共に、和を加算器５
０ａへ供給する。 ここでσ ₀に加算することによって、
第１段階の最後の結果（即ち第１評価結果σ
₁ α ^-(N-1) ）が求められる。 同時に、レジスター４０ｃ
はＭＵＸ４０ｂから供給された０にて初期化される。

【００２３】第２段階は第２組の評価項σ _i α ^-i(N-1)
が乗算器３０ａから加算ブロック４０に供給されて再びレジスターブロック３０ｃへ送られることを除いては、
第１段階と類似である。 詳述すると、第１ビットクロックサイクルの間、σ ₁ α ^{-(N- 1)}はσ ₁に乗じられ、第２
ビットクロックサイクルの間にはσ ₂ α ^-2(N-1)はσ ₂
に乗じられる。 そのような方式で第２組の評価項が求められる。 第２組の評価項σ _i （α ^-i(N-1) ）を合算することによって、第２平価結果が第２段階の終わりで求められる。 上記過程を繰り返すことによって、ｊ＝Ｎ−１
〜０に対するσ（α ^-j ）がＮ回の段階で求められる。

【００２４】下記の〔表１〕には、第１段階から第３段階までの各ビットクロックサイクルの間の各レジスターＲ ₁ 〜レジスターＲ ₈及びレジスターＲ ₉の内容が示されている。 ここで、各列は各ビットクロックサイクルに対応する。

【００２５】

【表１】

【００２６】評価結果はエラー決定ブロック５５に供給される。 ここで、σ（α ^-j ）が０の場合は、符号語の対応シンボルｒ _jでエラーが発生したことを知らせるエラー信号が発生される。 図２には、微分多項式σ′
（Ｘ）、即ち、エラー位置の多項式σ（Ｘ）の第１次導関数を評価する従来の多項式評価装置２のブロック図が示されている。 このエラー位置の多項式が８次多項式の場合は、下記の式（６）のようである。

【００２７】

【数６】 σ（Ｘ）＝σ ₀ ＋σ ₁ ｘ ¹ ＋σ ₂ ｘ ² ＋σ ₃ ｘ ³ ＋σ ₄ ｘ ⁴ ＋σ ₅ ｘ ⁵ ＋σ ₆ ｘ ⁶ ＋σ ₇ ｘ ⁷ ＋σ ₈ ｘ ⁸式（６） よって、微分多項式は下記式（７Ａ）の通り与えられる。

【数７】 σ′（Ｘ）＝σ ₁ ＋２σ ₂ ｘ ¹ ＋３σ ₃ ｘ ² ＋４σ ₄ ｘ ³ ＋５σ ₅ ｘ ⁴ ＋６σ ₆ ｘ ⁵ ＋７σ ₇ ｘ ⁶ ＋８σ ₈ ｘ ⁷式（７Ａ）

【００２８】有限フィールドで二つの同数は０となるため、上記式（７Ａ）は次のようにもっと簡単になる。

【数８】 σ′（Ｘ）＝σ ₁ ＋３σ ₃ ｘ ² ＋５σ ₅ ｘ ⁴ ＋７σ ₇ ｘ ⁶式（７Ｂ） 従って、α ^-jに対するσ′（Ｘ）の評価は下記のようである。

【００２９】

【数９】

【００３０】多項式評価装置２の構造は式（７Ｃ）に対応するよう変更され、多項式評価装置１と区別される。
詳述すると、微分多項式の評価結果である、微分評価結果は式（７Ｃ）においてαの偶数次乗数のみ有するため、根入力ブロック６０ｂはαの偶数次乗数、即ち（α
⁰ ,α ² ,α ⁴ ,α ⁶ ）及び（α ⁰ ,α ^-2N , α ^-4N , α ^-6N ）
のみを、根入力ブロック９０ａはαの偶数次乗数、即ち（α ⁰ ,α ² ,α ⁴ ,α ⁶ ）及び（α ⁰ ,α ^-2N ,α ^-4N , α
^-6N ）のみを各々供給し、レジスターブロック６０ｃは図１に示した多項式評価装置１に組み込まれたレジスターの数の半分のレジスターを有し、奇数次乗数項の係数（例えば、σ ₁ ,σ ₃ ,σ ₅ ,σ ₇ ）のみ乗算器９０ｂへ供給される。 また、０番目の係数（σ０）が微分評価結果に含まれていないため、出力ブロック８０には加算器が備えられていない。 前述した特徴を除いては、多項式評価装置２の全体的な作動は図１の評価装置１の作動と同様である。 前述したように、二つの多項式評価装置の構造は類似であるが、各装置で処理された値（例えば、評価項及び部分和）は互いに異なる。

【００３１】従って、式（７Ｃ）は下記のように更新され得る。

【数１０】

【００３２】上記式（７Ｄ）から、エラー位置の多項式の奇数次乗数に対する評価項は微分多項式を評価するにも用いられることが分かる。 しかしながら、従来の多項式評価装置においては、エラー位置の多項式および微分多項式を評価する多項式評価装置が別々に設けられるため、装置の構造が複雑となることによって、ＶＬＳＩ技術を通じてそれを具現するのが困難になる。

【００３３】

【発明が解決しようとする課題】従って、本発明の主な目的は、エラー位置の多項式及び微分多項式に対する評価結果を同時に供給する多項式評価装置を提供することである。

【００３４】

【課題を解決するための手段】上記の目的を達成するために、本発明によれば、リードソロモン復号化器で用いられ、ｊ番目の段階で変数Ｘにα ^-(Nj)を代入することによって多項式Ｐ（Ｘ）及び微分多項式Ｐ′（Ｘ）を段階的に評価して、ｊ番目の評価結果Ｐ（α ^{-(N- j)} ）及びｊ番目の微分評価結果Ｐ′（α ^-(Nj) ）を求める多項式評価装置であって、前記Ｐ（Ｘ）はＴ次の多項式、前記Ｔは正の整数、前記Ｐ′（Ｘ）は前記多項式Ｐ（Ｘ）の第１次導関数、ｊは１からＮまでの予め定められた正の整数、αは有限フィールドＧＦ（２ ^m ）の基本要素であり、Ｔ個のメモリ手段を有する先入れ先出し（ＦＩＦ
Ｏ）バッファ（Ｔは予め定められた正の整数）と、前記先入れ先出しバッファの内容を前記有限フィールドＧＦ
（２ ^m ）上の第１群の要素に順に乗じることによって、
前記ｊ番目の段階の間、ｊ番目の組のＴ個の評価項を供給する更新手段と、Ｔ個の初期評価項を発生する初期評価項発生手段と、前記Ｔ個の初期評価項または前記ｊ番目の組のＴ個の評価項を前記先入れ先出しバッファに格納されるように選択的に供給する選択手段と、前記ｊ番目の組のＴ個の評価項の和を求めることによって、ｊ番目の和を供給する第１加算手段と、前記ｊ番目の和に前記多項式の０番目の係数を加えることによって、前記ｊ
番目の評価結果を出力する出力手段と、前記ｊ番目の段階の間、前記ｊ番目の組の評価項の中から奇数次評価項を取り抜くことによって、ｊ番目のクラスの奇数次評価項を順に供給する第１奇数次項選択手段と、前記ｊ番目の段階の間、前記ｊ番目のクラスの各奇数次評価項にｊ
番目の変更項を乗じることによって、ｊ番目の群の微分評価項を出力する変更項乗算手段と、前記ｊ番目の段階の間、前記ｊ番目の群の微分評価項の和を求めることによって、前記ｊ番目の微分評価結果を出力する第２加算手段とを含むことを特徴とする多項式評価装置が提供される。

【００３５】

【発明の実施の形態】以下、本発明の好適実施例について図面を参照しながらより詳しく説明する。 図３を参照すれば、本発明による多項式評価装置１００のブロック図が示されている。 この多項式評価装置１００は、下記式を用いてエラー位置の多項式σ（Ｘ）及び微分多項式σ′（Ｘ）を評価する。

【００３６】

【数１１】

【数１２】

【００３７】ここで、ｊ＝（Ｎ−１）〜０であり、Ｔは説明の便宜上８と定める。 本発明の多項式評価装置１０
０においては、上記両式（５Ｂ）及び式（７Ｄ）の計算がｊ＝Ｎ−１から０まで順に行われる。 ここで、各段階は１システムクロックサイクル間に行われることが好ましい。

【００３８】多項式評価装置１００はエラー位置の多項式を評価するのに用いられる、初期化ブロック１１０
と、マルチプレクサ（ＭＵＸ）１２０と、項更新ブロック１３０と、第１加算ブロック１４０と、第１出力ブロック１５０とエラー決定ブロック１５５とからなる。 これらのブロックは基本的に図１に示した従来の多項式評価装置１の対応ブロックと同一である。 従って、図１を参照して述べた過程によって、評価結果σ（α ^-j ）は第１出力ブロック１５０から供給され、エラー信号はエラー決定ブロック１５５から供給される。

【００３９】図１で説明した過程に基づいて、項更新ブロック１３０は各段階の間、評価項の各組を供給する。
更に、項更新ブロック１３０からの８個の評価項の組は微分多項式を評価するのに用いられる。 微分多項式を評価するために、多項式評価装置１００は奇数次項選択ブロック２００、項変更ブロック２１０、第２加算ブロック及び第２出力ブロック１８０を更に含む。

【００４０】最初、奇数次項選択ブロック２００において、エラー位置の多項式の奇数次乗数（累乗）項に対応する評価項（即ち、σ ₁ α ^-j , σ ₃ α ^-3j , σ
₅ α ^-5j , σ ₇ α ^-7j ）である、４個の奇数次評価項の群がエラー位置の評価項の８個の評価項の組の中から選択される。 ここで、ｊは０〜（Ｎ−１））である。 一群の奇数次評価項は項変更ブロック２１０へ入力されて、
ここで、各項はα ^jに乗じられて、微分評価項の群（即ち、σ ₁ α ⁰ ,σ ₃ α ^-2j , σ ₅ α ^-4j及びσ ₇ α ^-6j ）
が発生される。 ここでｊは０〜（ Ｎ−１））である。
ここで、微分評価項は式（７Ｂ）に含まれた各項を表す。 項変更ブロック２１０からの４個の微分評価項は第２加算ブロック１７０にて合算されることによって、微分評価結果σ′（α ^-j ）が求められる。 各微分評価結果は第２出力ブロック１８０に格納され、リードソロモン符号化器でエラー訂正に用いられる。

【００４１】図４を参照すると、本発明による多項式評価装置１００に組み込まれた幾つかの機能ブロックを説明するための詳細ブロック図が示されている。 各機能ブロックは項更新ブロック１３０から供給されたエラー位置の多項式の評価項を用いて微分評価結果を得る為に採用される。

【００４２】奇数次項選択ブロック２００は、項更新ブロック１３０から供給された評価項または０を項変更ブロック２１０に選択的に供給するＭＵＸ２００ａを備える。 詳述すると、奇数次評価項がＭＵＸ２００ａの入力ポート０に入力された場合、ＭＵＸ２００ａは奇数次評価項を項変更ブロック２１０へ供給し、それとも、入力ポート１に入力された０を項変更ブロック２１０へ供給する。 従って、（Ｎ−ｊ）番目の段階の間、ＭＵＸ２０
０ａから供給された値は、順にσ ₁ α ^-j 、０、σ ₃ α
^-3j , ０, σ ₅ α ^-5j , ０, σ ₇ α ^-7j及び０となる。

【００４３】項変更ブロック２１０は変更項を格納するレジスター２１０ｃと、変更項を更新する、有限フィールドＧＦ（２ ^m ）上の乗算器２１０ｂと、奇数次項選択ブロック２００から供給された各奇数次評価項に変更項を乗じる、有限フィールド上の乗算器２１０ａとからなる。 ここで、変更項α ^jは式（７Ｄ）に示したような微分平価項を求めるために乗算器２１０ａにて（Ｎ−ｊ）
番目の段階の間各奇数次項に乗じられるべきα ^jを表す。 初期変更項（即ち、第１段階での更新項）は、α
^-(N-1)であるため、レジスターＲ ₁₁ （レジスター２１０
ｃ）は第１段階の前にα ^-(N-1)にて初期化される。 第２
段階の始めの際（または第１段階の終了の際）に、初期変更項は乗算器２１０ｂでα ^-1に乗じられて、第２段階に対する変更項（即ち、α ^{-(N-2 )} ）が求められる。 同様に、変更項は各段階当たり一つずつ更新される。 更新された変更項はレジスターＲ ₁₁に再び供給されて格納される。

【００４４】前述した通り、乗算器２１０ａは各段階の間、一群の微分評価項を供給する。 詳述すると、（Ｎ−
ｊ）番目の段階の間、乗算器２１０ａはσ ₁ 、０、σ ₃
α ^{-2 j} 、０、σ ₅ α ^-4j 、０、σ ₇ α ^-6j及び０の順に供給する。 その後、一群の微分評価項は加算ブロック１
７０へ供給され、ここで、各評価項は合算されて微分評価結果σ′（α ^-j ）を求める。 加算ブロック１７０は、
図１及び図２に示された加算ブロック４０または７０と同様に作動する。 従って、（Ｎ−ｊ）番目の段階の終了の際に、加算ブロック１７０に含まれた加算器１７０ａ
は、４つの微分評価項（σ ₁ ,σ ₃ α ^-2j , σ ₅ α ^-4j及びσ ₇ α ^-6j ）を合わせることによって、ｊ番目の微分評価結果σ′（α ^-j ）を発生する。 この微分評価結果はレジスター１８０に入力され、格納され、エラー訂正プロセスに用いられる。 両レジスターＲ ₁₁及びＲ ₁₂ （レジスター１７０ｃ）の内容は下記［表２］のように与えられる。 ０は毎ビットクロックサイクルの間、０が項変更ブロック２１０から加算器１７０ａへ供給される場合、
レジスターＲ ₁₂の内容は２ビットクロックサイクル当たり一度変えることになる。

【００４５】

【表２】

【００４６】上記において、本発明の特定の実施例について説明したが、本明細書に記載した特許請求の範囲を逸脱することなく、当業者は種々の変更を加え得ることは勿論である。

【００４７】

【発明の効果】従って、本発明によれば、エラー位置の多項式及び微分多項式を同時に評価する多項式評価装置が設けられるため、装置の構造がより一層単純化され、
且つ低コストでそれを具現することができる。

【図面の簡単な説明】

【図１】エラー位置の多項式を評価する、従来の多項式評価装置のブロック図である。

【図２】微分多項式を評価する、従来の多項式評価装置のブロック図である。

【図３】エラー位置の多項式及び微分多項式を共に評価する、本発明の多項式評価装置のブロック図である。

【図４】図３に示された奇数次項選択ブロック、項変更ブロック、第２加算ブロック及び第２出力ブロックの詳細なブロック図である。

【符号の説明】

１、２ 従来の多項式評価装置 １０、１１０ 初期化ブロック １０ａ、３０ｂ、６０ｂ、９０ａ 根入力ブロック １０ｂ、３０ａ、６０ａ、９０ｂ、２１０ａ、２１０ｂ
乗算器 ２０、６５、７０ｂ、１２０、２００ａ、１７０ｂ マルチプレクサ（ＭＵＸ） ３０、１３０ 項更新ブロック ２１０ 項変更ブロック ３０ｃ、６０ｃ レジスターブロック ４０、７０、１４０、１７０ 加算ブロック ５０、１５０、１８０ 出力ブロック ５５、１５５ エラー決定ブロック ７０ｃ、８０、２１０ｃ、１７０ｃ、１８０ レジスター １００ 本発明の多項式評価装置 ２００ 奇数次項選択ブロック