Crc / edc checker system

【発明の詳細な説明】 本願は、以下の同時に出願された特許出願、すなわち、Chris Zookにより1994年９月16日に出願され、“MU
LTIPURPOSE ERROR CORRECTION CALCULATION CIRCUIT"と題された米国特許出願第08/306,918号、およびChris Zo
okにより1994年９月16日に出願され、“VERSATILE ERRO
R CORRECTION SYSTEM"と題された米国特許出願第08/30
7,259号に関連している。 本願では、上記特許出願のすべてが参考として援用される。

背 景 1.発明の分野 本発明は、CRCチェッキング機能を利用する誤り訂正システムを含むがそれには限定されない、誤り訂正システムに関する。

2.関連する技術および他の考察 ディスクドライブのような情報記憶装置は、一般に誤り訂正能力を有している。 この装置からトランスデュースされた情報は、典型的には、バイトのかたちでバッファに格納される。 格納された情報は、通常、バイトから構成される複数のブロックにフォーマットされる。 例えばCDディスクドライブの場合、バッファは、複数のセクタ（コンピュータデータを処理するとき）または複数のフレーム（ディジタルオーディオデータを処理するとき）を含んでいる。 ここでは、これらを包括的に「ブロック」と称する。

誤り訂正能力によれば、それぞれのセクタは、典型的には、複数のCRCまたはEDCチェックバイトを有する。 図２は、それぞれが26バイトから構成される86のカラムにグループ分けされたブロックを図示している。 ブロック内では、バイトから構成されるカラムはそれぞれ、１個のカラムコードワードを備えており、各カラムの最後の２バイトは、カラムコードワードのECC部分を構成しており、各カラムの残りの部分（つまり、最初の24バイト）は、カラムコードワードのデータ部分を構成している。 例えば、バイト0000、0086、0172、…1978は、カラムコードワードCW ₀のデータ部を含んでおり、バイト000
1、0087、0173、…1979は、カラムコードワードCW ₁のデータ部を含んでいる。 以下も同様である。 図２に図示されているように、それぞれのブロックの最後の４つのデータバイト（例えば、バイト2060、2061、2062、2063）
は、誤り訂正情報を含んでいるので、EDCバイトまたはC
RCバイトとして知られている。 あるフォーマットでは、
CRCバイトは、必ずしもブロックのデータ部分の最後の数バイトではない。 例えば、図２のブロックを完全には満たさないデータフォーマットでは、CRCバイトをデータの最後に続けて配置し、その後に、それらのブロックが満たされるまでゼロバイトで埋め込まれたCRCバイトを置くこともできる。

誤り訂正多項式の演算以外では、CRCまたはEDCチェックバイトが、付加的なチェック手段を提供する。 一般に、CRCバイトは、データバイト（または、場合によってはビット）をバイト値（またはビット値）で表されたデータの多項式Ｄ（ｘ）の係数として扱い、Ｄ（ｘ）x
^nk modG（ｘ）を計算することによって発生される。 ここで、ｋはデータシンボルの個数であり、ｎ−ｋはCRC
シンボルの個数であり、Ｇ（ｘ）はCRC発生器多項式である。 コンパクトディスク（CD）ドライブの場合、CRC
発生器は、ビット値で表される。

従来より、CRCまたはEDCバイトを用いるバッファのチェックは、そのバッファが訂正された後におこなわれている。 具体的には、誤り訂正フェーズのあいだ、バッファのバイトは、コードワードとしてアクセスされ、誤り訂正多項式を用いて処理される。 誤り多項式によるコードワードに対する処理の結果、誤りを含んでいるコードワードのバイトを指定する誤りポインタが、それらのポインタにより位置の特定されたバイトの訂正に用いられる誤りパターンと共に発生される。 誤りポインタおよび誤りパターンによる発生の後、バッファにおけるバイトが、ポインタにより指定されたバイトを訂正する目的でアクセスされる。

ポインタにより指定されたバイトの訂正に引き続いて、特にCRCまたはEDCチェックを目的として、バッファが再びアクセスされる。 CRCまたはEDCチェックのあいだ、バッファにおけるすべてのバイトから構成される多項式（CRCバイトを含む）は、CRC発生器多項式により除算される。 もしその剰余がゼロであれば、ブロックが正確に訂正されたことが確認される。

CRCまたはEDC機能は、データの完全性を確認するに当たっての付加的なレベルを提供できるという利点を有してはいるものの、CRC/EDCチェックのためにはバッファに対して特別なアクセスが必要になるので、全体的な動作速度が低下してしまう。

要 旨 EDC/CRCチェッカは、訂正パスのあいだに１ブロックのデータが訂正されているあいだに、EDC/CRCチェックをおこなうことによって、ブロック訂正に引き続いてED
C/CRCを目的としてバッファにアクセスすることを不要にする。 訂正パスのあいだ、EDC/CRCの和が累算される。 この和は、そのブロックのパスが完了した後、もしそのブロックにおけるEDC/CRCバイトによりそのブロックが訂正されたことが確認されれば、ゼロになる。 ブロックの一回の訂正パスのあいだに、訂正されていない、
最も最近のコードワードのバイトは、累算された和に加算される。 最も最近のコードワードのバイトとバイト同期関係にある以前のコードワードのバイトは、（必要であれば）訂正され、かつ（訂正がおこなわれる時には）
以前のコードワードのバイトを訂正するのに用いられた誤りパターンを含む誤りパターン係数もまた、累算された和に加算される。 ここで説明される実施形態では、ブロックは、複数のコードワードカラムを有するものとして概念づけられ、バイト同期関係は、訂正されていないバイトが累算されるときには、次の以前のコードワードの対応するバイトに対して訂正がおこなわれるようにするものである。

よって、本発明のEDC/CRCチェッカは、最も最近のコードワードCW _nに対するシンドローム発生に用いられているブロックバイトに対するCRCチェックをおこなうのと同時に、以前のコードワード（例えば、CW _n-1 ）の対応して位置づけられたバイトに対しても訂正がおこなわれうるようにする。 以前のコードワードの対応するバイトに対して訂正がおこなわれているとき、以前のコードワードの対応するバイトに対する誤りパターン係数もまた、累算された和に加算される。 なぜなら、対応するそのようなバイトは、訂正されていない状態で、それ以前に和に加算されていたからである。 実際には、誤りパターン係数は、誤りパターンの定数の倍数である。 その定数の倍数の値は、実現されるバイト位置同期関係に依存している。

本発明のEDC/CRCチェッカは、バッファに対して別個にアクセスすることを必要とせずにEDC/CRCチェックをおこなうことができるという利点を有する。 さらに、本発明は、ブロックを完全には満たさず、CRCバイトをデータの最後に続けて配置し、その後に、それらのブロックが満たされるまでゼロバイトで埋め込まれたCRCバイトを置くことができるデータフォーマットともコンパチブルである。

図面の簡単な説明 本発明の上記目的、特徴および利点、ならびにその他の目的、特徴および利点は、添付の図面に図示されている好ましい実施態様の、以下に述べるより詳細な説明から明らかになるであろう。 なお、全図面を通して、参照番号は同一の部分を指すものとする。 また、図面は必ずしも実際の縮尺に則ったものではなく、本発明の原理を図示するさいに強調されているところもある。

図１は、本発明によるEDC/CRCチェッカを用いる誤り訂正システムの一例の模式的ブロック図である。

図２は、バッファに格納されているデータの１セクタを図示しており、セクタは、複数のロウおよびカラムをなして格納されるものと概念づけられている。

図3Aは、本発明のある実施形態によるEDC/CRCチェッカ回路を示す模式図である。

図3Bは、データバイトと誤りパターンとが本質的に同時アクセス可能である、本発明のある実施形態によるED
C/CRCチェッカ回路を示す模式図である。

図4Aは、２つのコードワード（例えば２つのカラム）
が一度に処理されうる、本発明のある実施形態によるED
C/CRCチェッカ回路を示す模式図である。

図4Bは、図4Aの回路と等価である、EDC/CRCチェッカ回路を示す模式図である。

図4Cは、２つのコードワード（例えば２つのカラム）
が一度に処理可能であり、かつ、データバイトおよび誤りパターンが本質的に同時アクセス可能である、本発明のある実施形態によるEDC/CRCチェッカ回路を示す模式図である。

図５は、２つのインタリーブされたブロックに分割されるものと概念づけられたバッファを図示しており、それぞれのブロックは、複数のロウおよびカラムをなして組織されるものと概念づけられたバイトを有している。

図６は、EDC/CRCチェッキング演算に伴う各ステップを図示するフローチャートである。

図７は、図4Aのチェッカのチップ指向のインプリメンテーションを示す模式的ブロック図である。

図面の詳細な説明 図１は、システムコントローラ10を介してバッファ（破線15によって概略的に示される）と通信する誤り訂正システムを示す。 バッファは、その中に例えば図２に示すような複数のブロックを格納している。 図１の誤り訂正システムは、さらに発生器、つまり発生部20（例えば、シンドローム発生用）、計算器、つまり計算部30
（例えば、誤りパターン計算用）、訂正器、つまり訂正部60、およびEDCチェッカ部70を含む。 図１の誤り訂正システムの動作の全体は、コントローラ10により、例えばバスCBUS上に運ばれる制御信号およびその他の信号を用いることによって管理される。

図１に示されているように、EDC/CRCチェッカ70は、
訂正器60からのラインERR上の誤りパターン、およびラインGDAT上のバッファデータを受け取るように接続されている。 システムコントローラ10は、コントロールバス
CBUSを用いて、EDC/CRCチェッカ70の動作全般を、訂正器60およびバッファへのアクセスと共に、管理する。 システムコントローラの動作および訂正の一例は、ここで参考として援用される。 1994年９月16日に出願されたCh
ris Zookによる「多目的誤り訂正システム（VERSATILE
ERROR CORRECTION SYSTEM）」と題された米国特許願第0
8/307,259号を参照すれば理解されるコンパクトディスク（CD）のディスクドライブのコンテクストで理解される。 しかし、本発明の原理はそのような例に限定されるものではなく、EDC/CRCチェッキング全般に広く適用可能であることは理解されたい。

以下にさらに詳しく説明するように、システムコントローラ10の管理の下に、EDC/CRCチェッカ70は、訂正器6
0と協調して、バイトが訂正されるバッファの同じパスのあいだに訂正の正確さのEDC/CRCベリファイをおこなうように効果的に動作する。

図3Aは、データ（図２のバッファに格納されている）
を操作し、本発明の原理を説明するのに適したEDC/CRC
チェッカの機能模式図である。 図3Aのチェッカ70は、累算レジスタ702のかたちのメモリを特徴としている。 累算レジスタ702は、レジスタフィードスイッチすなわちM
UX704によりフィードされる。 このMUX704は、最終的にはシステムコントローラ10に接続される選択ライン705
により動作される。 レジスタフィードMUX704は、３つの選択可能な信号源に接続されている。 すなわち、加算器
706、ロウ乗算器708およびカラム乗算器710である。 ロウ乗算器708は、加算器712に接続されるている。 レジスタ702の内容の一残余の、または累算された和−は、レジスタ出力ライン714上で利用可能である。 レジスタ出力ライン714は、カラム乗算器710と、加算器712と、加算器706とに接続されている。

バッファからの訂正されていないデータバイトは、ラインGDAT上でANDゲート715の第１端子に与えられる。 AN
Dゲート715の第２端子は、システムコントローラ10から信号NOT_LAST_COLを受け取る。 チェッカ70が和を取る目的でバッファから依然としてデータバイトを得ているあいだに、信号NOT_LAST_COLは、バッファからの訂正されていないデータバイトを、ANDゲート715を通して効率よくゲートし、加算器712に与える。

加算器712は、レジスタ702に累算された和（ライン71
4上で利用可能である）と、バッファからの訂正されていないデータバイト（ラインGDAT上で与えられる）とを加算する。 加算器712によりつくられた和は、ロウ乗算器708に入力として与えられる。 前述したように、ロウ乗算器708からの出力は、MUX704に与えられる選択可能な入力の１つである。

訂正器60からの誤りパターンを運ぶラインERRは、乗算器716に接続されている。 現在のコードワードと以前のコードワードとの間のバイト同期オフセット（例えば、カラムオフセット）に対応可能とするために、乗算器716は、定数x ⁸ modG（ｘ）により乗算して、誤りパターン係数を発生する。 乗算器716により発生された積（誤りパターン係数）は、加算器706の第１入力端子に与えられる。 加算器706の第２入力端子は、上述したように、レジスタ出力ライン714に接続されている。

図3Aにおいて、ロウ乗算器708のための乗算定数は、
ｘ ^８・86 modG（ｘ）である。 この定数は、次のロウへと進めるはたらきをする（すなわち、バッファにおいて86
バイトだけ進める。 ここで、１バイトは８ビットである）。 カラム乗算器710のための乗算定数は、ｘ
^{−（86・24−１）・８} modG（ｘ）である。 この定数は、
あるカラムコードワードのデータ部分の最後のバイトから、次のカラムコードワードの先頭へと移動するはたらきをする（すなわち、バッファにおいて2063バイトだけ後退する。ここで、１バイトは、８ビットである）。

図3Aに図示されている例では、訂正されていないデータ（ラインGDAT上にある）の１バイトと、ブロックのバイト位置同期の取られた別のバイトとは、ただちに共に利用可能となるのではなく、チェッカに対してシーケンシャルに（まず誤りパターンが、次いでデータバイトが）与えられるという前提を含む。 一方、図3Bの実施形態は、訂正されていないデータバイトと、誤りパターンとが同時にアクセス可能である、チェック70'を示している。 図3Bの実施形態では、加算器706は除かれており、MUX704は２入力スイッチになっており、乗算器716
の出力は、第３の入力として加算器712に与えられる。

図4Aは、パフォーマンス上の理由からある種の実施形態では望ましいこともあるものである、２つのコードワード（例えば、一度に２つのカラム）を処理するように構成されたチェッカ70″を示している。図4Aの実施形態は、例えば、バッファが２つのインタリーブされたブロックを含むものとして概念づけられており、バッファの２つのコードワードが一度に操作される時に利用可能である。例えば、図５は、２つのインタリーブされたブロック（偶数ブロックおよび奇数ブロック）を示している。ここで、１ブロックのそれぞれのカラムにおけるバイトは、カラムコードワードを構成している。すなわち、0000、0043、0086、…、0989として表現されたバイトは、偶数ブロックの第１のカラムコードワードのデータ部分を形成しており、バイト0001、0044、0087、…09
90は、偶数ブロックの第２のカラムコードワードのデータ部分を形成している。 以下も、偶数ブロックおよび奇数ブロックのそれぞれにおける合計43のカラムコードワードについて同様である。 また、図５に示すように、各ブロックの最後の２バイト（具体的には1030、1031と表現されたバイト）は、EDCまたはCRCバイトである。

図4Aのチェッカ70″は、累算レジスタ702″を備えている。 レジスタ702″へのフィードは、選択信号705″により支配される、スイッチつまりMUX704″により制御される。チェッカ70″は、４つの入力信号を受け取る。 すなわち、より低いオーダーのデータ入力信号DAT _Lと、より低いオーダーの誤りパターン入力信号ERR _Lと、より高いオーダーのデータ入力信号DAT _Hと、より高いオーダーの誤りパターン入力信号ERR _Hとの４つである。 図５のインタリーブされたブロックのシナリオを参照すれば、例えば、より低いオーダーの入力は、偶数ブロックに対応し、より高いオーダーの入力は奇数ブロックに対応していてもよい。 すなわち、DAT _Lは、偶数ブロックからのカラムコードワードCWeven _Nの選択されたバイトに対する訂正されていないデータであり、ERR _Lは、カラムコードワードCWeven _Nの選択されたバイトと所定のバイト同期関係にある（カラムコードワードCWeven _N-1における）
バイトに対する誤りパターンであってもよい。 DAT _Hは、
奇数ブロックからのカラムコードワードCWodd _Nの選択されたバイトに対する訂正されていないデータであり、ER
R _Hは、カラムコードワードCWodd _Nの選択されたバイトと同期関係にある（カラムコードワードCWodd _N-1における）バイトに対する誤りパターンであってもよい。

チェッカ70″は、さらに５つの乗算器を備えている。
すなわち、カラム乗算器710″と、ロウ乗算器708″と、
それぞれラインDAT _H 、ERR _LおよびERR _H上に設けられた乗算器750、760および770の５つである。 乗算器708、71
0、750、760および770に対する乗算定数は、表Ｉにより与えられる。

0のそれぞれの入力端子に接続されている。 MUX780の出力端子は、加算器790の第１入力端子に接続されている。 加算器790の第２入力端子は、レジスタ702″の出力ライン714″に接続されている。 加算器790の出力端子は、MUX704″の第１入力端子に接続されており、MUX70

4″の他の２つの入力端子は、乗算器708″および710″

の出力端子に接続されている。 図3Aの実施形態の場合と同様に、ラインDAT

_Lは、信号NOT_LAST_COLがオンである限りそれを通してデータバイトをゲートするためにその上に接続されたANDゲート715″を有している。

図4Bは、図4Aの回路70″と本質的には等価であるチェッカ回路70″'を示している。 図4Bのチェッカ回路7
0″'は、いくつかの点で図4Aの回路70″と異なる。 第１の相違は、16ビット値に変換される信号DAT _L16 、DAT
_H16 、ERR _H16およびERR _L16のフォーマットを伴う。 具体的には、ERR _H16は、ERR _Hと、８つのゼロビットとを連結することにより得られる16ビット値である。 ここで、ER
R _Hは、高いオーダーの位置にある。 ERR _L16は、ERR _Lと、
８つのゼロビットとを連結することにより得られる16ビット値である。 ここで、ERR _Lは、低いオーダーの位置にある。 DAT _H16およびDAT _L16は、それぞれERR _H16およびER
R _L16と同様に形成される。 連結以前の誤りおよびデータバイトは、それぞれ８ビット長であり、CRC多項式は16
ビット長であるので、ERRの乗算、すなわちDATにX ⁸を乗ずることは、単に下位８ビットを上位８ビットにシフトすることであり、また（以下に述べるように）図4Bの乗算器765の使用を、図4Aの乗算器750、760、770よりもむしろ容易にする。

図4Bと図4Aとの間の第２の相違は、ラインERR _H16およびERR _I16がMUX767をフィードしており、MUX767は乗算器
765をフィードしている点である。 乗算器765の乗算定数は、x ¹⁶ modG（ｘ）である。 乗算器765およびDAT _H16はともに、MUX780″'に接続されている。MUX780″'の出力は、加算器790″'に接続されている。

図７は、２つの16ビット多項式を用いて２つのチェックをおこなうための２つのCRC/EDC回路を設けている、
図4Bのチップ指向のインプリメンテーションを示している。 図７のチェッカ70″'は、一対の前置乗算器チップ
730（０）、730（１）と、一対の累算レジスタ732
（０）、732（１）と、EDC比較器734とを備えている。
チェッカ70″'では、両回路共に、（それぞれ前置乗算器730（０）、730（１）を介して）、同一のデータの後続する同一の誤りパターンを受け取る。

図７において、前置乗算器730（０）は多項式x ¹⁶ ＋x
¹⁵ ＋x ² ＋１を用い、前置乗算器730（１）は、多項式x ¹⁶
＋x ² ＋ｘ＋１を用いる。 例えば、図4Bに示されているそれぞれの乗算器について、図７のそれぞれの前置乗算器
730は、それ自身のXOR論理ゲートのセットを有している。 前置乗算器730の乗算器用の論理ゲートセットの構成は、特定の乗算器への入力信号を、その乗算器固有の
16×16の２進行列で乗算し（例えば、複数のロウおよびカラムをペアにし、その内積をとり）、16ビットの出力信号を得ることと等価である。 信号DAT _L16 、DAT _H16 、ER
R _H16およびERR _L16について既に述べたように、乗算以前に、入力信号（例えば、DAT _Lのような８ビット入力ベクトル）は、その一端または他端が８つのゼロで埋め込まれて、その乗算用の16ビットベクトルをつくる（例えば、ベクトルDAT _L16を生じる）。

それぞれの乗算器の出力ベクトルのビットは、入力ベクトルのビットの線形結合であるので、行列乗算、すなわち［０］＝［Ｉ］［Ｔ］ ^Ｋにより得られる。 ここで、
［Ｉ］および［０］は、その右側にビット０をもつ入力および出力ロウベクトルであり、［Ｔ］は、xmodG
（ｘ）で乗算するための行列である。

前置乗算器730（０）については、乗算器765の乗算を説明する16×16の２進行列は表２に与えられている。 ロウ乗算器708″用の行列は、表３に与えられている。カラム乗算器710″用の行列は、表４に与えられている。
前置乗算器730（１）については、乗算器765の乗算を説明する16×16の２進行列は表５に与えられている。 ロウ乗算器708″用の行列は、表６に与えられている。カラム乗算器710″用の行列は、表７に与えられている。

_H・X

²⁴ modG

₁ （ｘ）＝ERR

_H・X

⁸・X

¹⁶ modG

₁ （ｘ）＝ERR

_H16・X

¹⁶ modG

₁ （ｘ） ［Ｉ］＝［E

₀ E

₁ E

₂ ...E

₇ 0000000］ 出力のBIT0は、E

₀ ＋E

₂ ＋E

₃ ＋E

₄ ＋E

₅ ＋E

₆ ＋E

₇である。

図3Aと同様に、図4Aおよび図4Bに図示の例においても、訂正されていないデータ（ラインGDAT上）の２バイトと、そのブロックの別のバイト位置同期のとられたバイト用の２つの誤りパターンとは、ただちに共に利用可能となるのではなく、チェッカ70″にシーケンシャル（まず誤りパターンが、次いでデータバイトが）与えられることを前提として含む。図4Cの実施形態が、図4Aの実施形態と異なるのは、図4Cのチェッカ70″'が、本質的に同時に利用可能となるデータバイトおよび誤りパターンのペアを処理する点である。 図4Cの実施形態のロウおよびカラム乗算器の定数は、図4Aの実施形態の場合と同じである。

図4Cの実施形態では、チェッカ70′は、カラム乗算器710′またはロウ乗算器708′により（２入力MUX7
50′を介して）フィードされるレジスタ702′を備えている。 レジスタ出力ライン714′は、加算器790
′の第１入力端子に接続されている。 加算器790′
のその他４つの入力端子は、それぞれラインDAT _L 、DA
T _H 、ERR _LおよびERR _Hに接続されている。 ラインDAT _H 、ER
R _LおよびERR _Hは、それぞれ、その上に接続された乗算器
750′、760′および770′を有している。 加算器7
90′の出力端子は、ロウ乗算器708′の入力端子に与えられる。 ANDゲート715′は、ラインDAT _LおよびDA
T _H上に設けられている。

動作 例えば図２を参照して既に述べたように、本発明のセクタは、86のカラムから構成されるブロックを含んでいる。 ここで、そのブロックのそれぞれのカラムにおけるバイトが１コードワードを構成している。 CRC/EDCチェックを目的として、コードワードのデータ部分のみが利用される。 したがって、以下で用いられる「コードワード」は、そうではないと特に断らない限り、コードワードのデータ部分のみを意味するものとする（つまり、コードワードのECC部分を除くものとする）。 例えば、000
0、0086、0172、…1978と表現されたバイトは、第１のカラムコードワードのデータ部を形成しており、バイト
0001、0087、0173、…1979は、第２のコードワードのデータ部を形成している。 以下も、ブロックの合計86のコードワードのすべてについて同様である。 また、図１に示されているように、それぞれのブロックの最後の４つのデータバイト（具体的には、例えばバイト2060、206
1、2062、2063と表されたバイト）は、EDCバイトまたは
CRCバイトである。

システムコントローラによるEDC/CRCチェッカ70の管理に伴う各ステップは、図７に示されている。 ステップ
S2において、カウンタ値ROWCOUNTおよびCOLCOUNTは、累算レジスタ702における値（REGSUM）と共に、ゼロに初期化される。 また、最後のカラムフラグ（LASTCOL）
は、FALSEに初期化される。 初期化ステップS2に続いて、偶数番のステップS4〜S22を含むループが実行される。

このループのはじめ（ステップS4）に、ROWCOUNTおよびCOLCOUNTの現在の値により参照されるバイトと同期のとられたバイト関係にある、バッファ内のバイトについて訂正がなされているかどうかが判定される。 ここで説明されている実施形態では、バイト同期関係とは、訂正が以前のコードワードに対して（つまり、以前のコードワード、すなわち［COLCOUNT−1,ROWCOUNT］のバイトRO
WCOUNTについて）おこなわれるようにするものであるので、バッファ内の第１のカラムコードワードに対するループを実行するときには、何の訂正も実行されない。

具体的には、ここで説明されている実施形態では、バイト位置同期とは、ステップS2において、ブロックのバイト（COLCOUNT−1,ROWCOUNT）に対する誤りパターンが存在するかどうかが判定されるようにするものである。
前述したように、ステップ1608の判定は、ブロックの第１のコードワードを処理する時には、否定になる。 しかし、後続するカラムコードワードの処理のあいだの判定は、以下を代表として説明される。 図１のバイト0001が
ROWCOUNTおよびCOLCOUNTの現在の値によりアクセスされるとき、誤りパターンの発生に関する判定が、バイト00
00についてなされる。 図１のバイト0087がROWCOUNTおよびCOLCOUNTの現在の値により示されるとき、誤りパターンの発生に関する判定は、バイト0086についてなされる。 以下も同様である。 なお、本発明はこのような特定のバイト同期関係に限定されないことは理解されたい。
なぜなら、その他のオフセット（例えば、さまざまに異なる度合いのカラムオフセット）が、システム全体のその他の考察に基づいて適当である範囲内で用いられうるからである。

第１のコードワード以外のコードワードに対応するループの実行については、以前のコードワードの対応するバイトが訂正を必要とすることがある。 訂正が必要とされるとき、ステップS6において、同期のとられたバイト（例えば、以前のコードワードの同期のとられたバイト）に対する誤りパターン係数が、レジスタ702に加算される。 この誤りパターン係数は、誤りパターン（Ｅ
（ｘ）、信号ERRにより運ばれる）を、乗算器716を用いて乗算器定数（x ⁸ modG（ｘ））で乗算することにより得られる。 換言すれば、ステップS6では、レジスタ702
は、REGSUM＋Ｅ（ｘ）x ⁸ modG（ｘ）を得る。 同期のとられたバイトが、そのブロックの最も最近にアクセスされたバイトから１カラムだけ（つまり、１バイトすなわち８ビットだけ）オフセットされるという事実が、同期のとられたバイトに対する誤りパターンはx ⁸ modG（ｘ）により乗算されねばならない理由となる。 この同じループを実行するあいだ、ステップS6で利用された誤りパターンは、また、バッファ内のブロックにおけるデータバイトを訂正するためにも用いられる。

ステップS8では、バッファからの訂正されていないデータバイトがすべて、既にレジスタ702に加算されたかどうか（つまり、COLCOUNTがバッファにおけるコードワードの個数を超えたかどうか）が判定される。 この判定は、フラグLASTCOLの値をチェックすることによりなされる。 もしバッファからの訂正されていないデータバイトがすべて加算されていないのなら、実行は、ステップ
S10に続く。 そうでなければ、実行は、ステップS12に続く。

ステップS10では、チェッカ70は、ブロックからの次の訂正されていないデータバイトを得る。 具体的には、
ステップS10において、ブロックからの次の訂正されていないデータバイトは、データバイト（COLCOUNT、ROWC
OUNT）となる。 このループを最初に実行するとき、得られる最初のバイトは、バイト0000となる。 このループを引き続いて連続的に繰り返し実行するために、ステップ
S10では、ブロックのさらなるバイトがECCカラムコードワードの順番でアクセスされる（例えば、バイト0086、
0172、…、1978、0001、0087、…1979、0002、…206
3）。 ステップS10では、ステップS10で得られたバイトは、（ラインGDAT上で）で与えられ、レジスタ702に累算された和（REGSUM）に（加算器712により）加算される。 加算器712の和は、今度はロウ乗算器708のロウ進み乗算定数ｘ ^86・８ modG（ｘ）およびレジスタ702に格納されている積により乗算される。 よって、ステップS10
では、次の訂正されていないデータバイト係数Ｄ（ｘ）
ｘ ^86・６ modG（ｘ）が、レジスタ702内の値（REGSUM）
に加算される。

ステップS12は、ブロックからの訂正されていないデータバイトがすべてレジスタ702に加算されており（例えば、ステップ710と同様に）、最後のコードワードに対する誤りパターン係数の処理のみがおこなわれている時に実行される。 ステップS12では、レジスタ702の内容は、ロウ乗算器708の乗算定数ｘ ^86・６ modG（ｘ）により乗算される。

ステップS10またはS12を実行した後、ステップS14では、ROWCOUNTの値は１だけインクリメントされる。 もし、ステップS16で判定されるときに、ROWCOUNTのインクリメントされた値が24に等しくないのなら、ステップ
S4に始まるループが、現在のコードワードの次のバイトについて実行される。 しかし、もしROWCOUNTのインクリメントされた値が24に等しいのなら、ステップS18が実行される。 ROWCOUNTの値は、24を超えることを許されない。 なぜなら、それぞれのカラムコードワードには24のデータバイトしかないからである。

ステップS18では、新しいカラムへの進みを考慮して、カラム乗算器710は、レジスタ702の内容を、カラム調整定数ｘ ^{−（86・24−１）・８} modG（ｘ）で乗算するはたらきをする。

ステップS18の後、ステップS20では、ROWCOUNTはゼロにリセットされ、COLCOUNTは１だけインクリメントされる。 ステップS22は、フラグLASTCOLがセットされているかどうかをチェックする。 もしフラグLASTCOLがセットされていないのなら、（ステップS24で）COLCOUNTの値が最後のカラムの数を超えた（例えば、COLCOUNTが86である）かどうかチェックされる。 もしブロックの最後のカラム（例えば、最後のコードワード）が超えられていないのなら、実行は、ステップS2に戻り、ブロックの新しいコードワードの最初のバイトについて継続する。 そうでなければ、フラグLASTCOLは、ステップS2に戻ってブロックの最後のコードワードに対する何らかの誤りパターンを処理する以前に、ステップS26でTRUEにセットされる。

ブロックの最後のコードワードに対する誤りパターン係数（がもしあれば、それ）がレジスタ702に加算された後、フラグLASTCOLを（ステップS22で）TRUEにセットすることによって、実行は、ステップS28にジャンプする。 ステップS28では、レジスタ702における値（つまり、値REGSUM）がゼロであるかどうかが判定される。 ループがすべて終了した後のレジスタ702における値は、
バッファにおける全バイト（CRCバイトを含む）から構成される多項式をCRC発生器の多項式で除算したときの剰余である。 レジスタ702の値がゼロであることは、訂正器60によりおこなわれた誤り訂正が正確であることを確証する。

よって、レジスタ702にブロックの誤ったままになる可能性のある（つまり、訂正されていない）データバイトを加算することは、レジスタ702にブロックの位置的に同期のとられたバイトに対する誤りパターン係数（があれば、それ）を加算することと、時間的に合わせられていることがわかる。

図3Bのチェッカ70'、図4Aのチェッカ70″、図4Bのチェッカ70″'および図4Cのチェッカ70′の動作は、図７に伴う各ステップについて既に述べた議論を参照すれば理解される。 図4A、図4Bおよび図4Cでは、２つのコードワードが一度に操作される。 図７の実施形態では、図６の各ステップが、２つの構成要素であるチェッカ回路
70″'のそれぞれについて実行される。ここで、各構成要素をなすチェッカ回路は、同一のデータを受け取るが、２つの16ビット多項式の互いに異なる１つずつを用いて動作する。最後に、両チェッカ回路は、ブロックを訂正可能とするためには、結果的にゼロとならなければならない。

よって、以上の説明から明らかなように、本発明によれば、CRC/EDCチェックは、データバイトの訂正が実行されるバッファを通る同一のパスの間におこなわれる。
本発明の方法は、バッファにおけるバイトにシーケンシャルにアクセスすることと、バッファの第１の選択されたバイトを累算された和に（例えば、ステップS10で）
加算することとを伴う。 ここで、アクセスされるバイトは、もしその訂正が必要とされるのなら、まだ訂正を受けてはいない。 このパスが第１の選択されたバイトを指しているあいだに、そのブロックの第２のバイトが、第２のバイトに対する誤りパターンを用いて訂正される。
ここで、第１の選択されたバイトと第２の選択されたバイトとの間には、バイト位置同期関係がなりたち、また、第２のバイトは、訂正されていない状態で、累算された和に既に加算されている。 第２のバイトに対する誤りパターン係数は、累算された和に（例えは、ステップ
S6で）加算される。 それに引き続いて、ただし同一のパスの間に、第１のバイトに対する誤りパターン係数が、
累算された和に加算される。

以上に本発明を、その好ましい実施形態に言及しながら具体的に示し、説明してきたが、その形式および詳細については、本発明の精神および範囲から離れることなく、さまざまな改変がその中になされうることは、当業者には理解できるであろう。 例えば、望みとあれば、２
つよりも多くのインタリーブに適応させることも可能である。

独占所有権、すなわち特権を請求する本発明の実施形態は、以下のように規定される。

フロントページの続き (73)特許権者 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅ ｎｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏ ｒｎｉａ 94538，Ｕ． Ｓ． Ａ. (56)参考文献 特開 昭63−255876（ＪＰ，Ａ) 特開 昭63−257966（ＪＰ，Ａ) (58)調査した分野(Int.Cl. ⁷ ，ＤＢ名) H03M 13/00