数字/模拟转换 |
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| 申请号 | CN201380068474.3 | 申请日 | 2013-10-10 | 公开(公告)号 | CN104969475A | 公开(公告)日 | 2015-10-07 |
| 申请人 | 思睿逻辑国际半导体有限公司; | 发明人 | J·P·莱索; | ||||
| 摘要 | 本 申请 涉及具有改进噪声性能的数字-模拟转换。实施方案涉及用于将数字音频 信号 转换为模拟 音频信号 的数字-模拟转换 电路 (300)，其包括可在多个DAC时钟速率下操作的数字-模拟转换器(104)。第一时钟 控制器 (301-1)基于关于音频信号幅度的指示控制DAC时钟速率。对于低幅度信号(其中噪声是显要的)可增加DAC时钟速率(CK1)，以减小DAC的带内热噪声。在较高幅度，当噪声较少能听到时，DAC时钟速率可减小以避免失真。通过数字电平检测器(302)或在一些情况下通过模拟电平检测器(303)可监测音频信号的幅度。DAC可是具有输入内插器(101)的过 采样 DAC。转换电路还可以包括字长减小模 块 (102)和动态误差匹配模块(103)，它们的时钟速率也可以基于信号变化。 | ||||||
| 权利要求 | 1.一种用于将数字音频信号转换为模拟音频信号的数字-模拟转换电路，包括： |
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| 说明书全文 | 数字/模拟转换[0002] 数字-模拟转换器(DAC)是已知的并且被用在多种应用中。一个具体的应用是在音频信号处理路径内。音频数据被越来越多地以数字格式存储和传输。数字音频数据信号随后可以在音频信号路径内被转换成等同或代表的模拟音频数据信号，用于驱动例如音频输出换能器，诸如扬声器(例如，头戴式耳机/耳机扬声器)，或被提供为模拟线路输出(line-out)信号。因此，DAC可以被安排在这样的音频信号路径中以将数字数据转换成合适的模拟格式，然后可以被放大以提供驱动/输出信号。 [0004] 原则上，15到20位DAC(例如，基于开关电容器的二进制加权阵列)可以提供足够的分辨率以将量化噪声减小到这些90-120dB信噪比水平，但是在实践中，可能需要更多的2到4位以允许对于与音频信号路径内的这些无源元件和任何有源电路系统相关联的热噪声的一些“噪声预算”。然而，提供这样的元件阵列的准确匹配代表一个重大挑战。 [0005] 为了缓解匹配阵列元件这一问题，已知的是，在DAC的上游将数字输入音频流重新编码成采样速率较高但分辨率较低的数据流。通常，将以44.1ks/s(千个采样/秒)或48ks/s(或可能是这些标准速率的倍数)的采样速率fs编码数字音乐音频信号。可以用比如说5位的分辨率将这样的数字音频信号重新编码成比如说64fs(即，大约3Ms/s)的采样速率。此重新编码的数字域音频数据流可以通过具有与该音频数据流相同或相似的采样速率和分辨率(即，64fs和5位)的DAC而被转换到模拟域中。这允许简单得多的且较低分辨率的无源元件阵列用于DAC，并且提供的优点是量化噪声可以散布在宽得多的频带上，并且还可以使用众所周知的技术将量化噪声频谱整形，使得实际上落在音频带内的噪声被减小到所要求的水平。 [0006] 图1例示一种已知类型的过采样DAC信号路径。以采样速率fs(比如说，48千个采样/秒)接收输入数字24位(24b)数据，例如读取自一些存储介质，诸如像固态存储器。通过内插在这些采样点之间的内插滤波器101接收此数字音频输入信号来提供所要求的额外数据采样，以用高得多的采样速率(比如说，64.fs)仍用24位(或可能稍微更宽以允许尽管滤波但是字长增加)提供数据流。 [0007] 然后通过字长减小模块102(例如，三角积分调制器(delta-sigma modulator))接收来自该内插器的过采样的数字数据流来以64.fs提供比如说5位的字长减小的(WLR)数字数据流。其他已知的频谱噪声整形和字长减小技术可以被附加地或替代地应用于该过采样的数字数据流。 [0008] 在一些实施方案中，5位数据流可以被直接传递至合适的5位DAC104，该DAC 104转而输出对应的模拟输出音频信号。DAC 104通常将包括由输入信号编程的元件阵列，以生成所需要的模拟输出电压电平。 [0009] 图2示出包括两个阵列元件(电容器C2和C3)的已知开关电容器DAC 104的结构的部分的一个实施例。通常，C3的电容是关于C2的电容适当地加权的(例如，二进制加权的)，使得C3是C2的电容的两倍(C3＝2.C2)。因此，为了清楚起见，图2仅例示一个简化的2位开关电容器DAC 104。然而，本领域技术人员将清楚的是，可以通过扩展该阵列中的适当地加权的电容器的数目来实施具有的分辨率大于2位的DAC。 [0010] 尽管未例示，由一个时钟以64.fs的频率驱动DAC 104。在每个时钟周期的第一半中，根据输入数据字的各个位，电容器C2和C3每个被充电到VP或VN。在每个时钟周期的第二半中，电容器C2和C3在反馈电容器Cf两端放电。 [0011] 在实践中，由于制造公差等，在电容器元件C2和C3之间可能存在某些失配或比率误差。为了减小由于这样的元件(C2，C3)失配导致的模拟输出信号的音频带中的任何误差，可以使用动态误差匹配(DEM)技术。为了利用DEM，额外的电容器被包括在具有加权的DAC电容器阵列中，使得电容器的不同组合可以被用于提供所需要的模拟输出电压。因此，例如在5位开关电容器DAC的情况下，不是仅具有五个二进制加权的电容器(其中加权为16:8:4:2:1)，而是在各种加权的每一个可以有多个电容器以能够提供所需要的组合。例如，在图1中示出的实施例中，可以存在十七个具有4:2:1加权的电容器，其中针对每个加权具有多个电容器。这允许待要与正被使用的电容器一起使用的电容器的多种不同组合对于每一个采样都变化，使得任何匹配误差将被均化。 [0012] 因此，可以通过动态误差匹配定序器103接收从三角积分调制器102输出的字长减小的5位(5b)数字音频数据信号，该动态误差匹配定序器103适当地调度阵列中的各个电容器中的每个电容器的使用，以使电容器之间的任何匹配误差均化。然后，DAC模拟输出信号可以被直接地(线路输出)或经由功率驱动器级(也即，放大器105)传递到模拟输出换能器。尽管未例示，该信号路径的模拟部分还可以包括其他模拟信号的混合和/或可变模拟增益的应用。 [0013] 因此，将理解的是，可以通过在阵列中采用附加的可选择的电容器来解决由开关电容器DAC中的电容器失配引起的误差。对于5位开关电容器DAC，使用十七个电容器可足以允许充分地解决失配。然而，将理解开关电容器DAC的分辨率越大，所需要的不同电容器的数量越大以允许充分误差匹配。这种不同电容器的数目的如此增加会变得非常大，并且在具有20位分辨率的开关电容器DAC上采用这样的DEM技术可能不切实际。因此，将数字输入音频数据记录成采样速率较快但分辨率较低的信号，允许使用利用DEM技术的切合实际的DAC。 [0014] 开关电容器DAC的电容器阵列中的电容器的充电和放电可以代表模拟输出信号中的另一个噪声分量，且因此这些“开关”电容器需要具有足够提供所需要的性能的尺寸。对这些开关电容器准确地充电和放电通常将需要在阵列中使用多个最小尺寸的MOS开关，并且将取决于开关电容器电路中使用的放大器的稳定特性(settling characteristics)。 因此，在实践中，由于MOS开关和放大器特性，对可使用的最大过采样比率存在限制。如果开关电容器DAC直接驱动音频换能器，则尤其是这种情况。 [0015] 本发明的实施方案旨在提供具有改进的噪声性能的数字-模拟转换电路。 [0016] 因此，根据本发明提供了一种用于将数字音频信号转换为模拟音频信号的数字-模拟转换电路，包括：数字-模拟转换器，其能够在多个DAC时钟速率下操作；以及第一时钟控制器，其基于关于音频信号的幅度的指示来控制DAC时钟速率。 [0017] 第一时钟控制器优选地控制所述DAC时钟速率，使得音频信号的第一幅度导致第一DAC时钟速率并且音频信号的更高的第二幅度导致更慢的第二DAC时钟速率。 [0018] 该数字-模拟转换器可以包括多个阵列元件，所述阵列元件响应于输入信号而切换，以提供所需要的输出信号，其中所述多个阵列元件被配置成使得可以通过所述元件的多种组合实现给定的输出电平。动态误差匹配模块可以控制多个阵列元件的切换以将所述元件的传递特性中的任何误差均化。在一些情形下，误差匹配模块能够在多个DEM时钟速率下操作且第二时钟控制器基于关于正被转换的信号的幅度的指示控制该误差匹配模块的DEM时钟速率。第二时钟控制器可以控制DEM时钟速率使得第一信号幅度导致第一DEM时钟速率并且更高的第二信号幅度导致更慢的第二DEM时钟速率。该第一和第二时钟控制器可以被配置成使得DEM时钟速率大体上一直等于或低于DAC时钟速率。对于至少一些信号幅度，DEM时钟速率可以比DAC时钟速率更慢。DAC时钟速率可以大体上一直是DEM时钟速率的整数倍。 [0019] 第一和第二时钟控制器可以被配置成使得导致DAC时钟速率改变的信号幅度的改变也导致DEM时钟速率的改变。第一时钟控制器也可以是第二时钟控制器。替代地，可以存在信号幅度的至少一个改变，该信号幅度的至少一个改变导致DAC时钟速率和DEM时钟速率中的仅一个的改变。 [0020] 该转换电路可以包括一个字长减小模块(诸如，三角积分调制器)，用于减小该数字-模拟转换器的上游的数字信号的分辨率。该字长减小模块可以是能够在多个字长减小时钟速率下操作的，并且第三时钟控制器可以基于关于音频信号的幅度的指示控制字长减小时钟速率。第一信号幅度可以导致第一字长减小时钟速率并且更高的第二信号幅度可以导致更慢的第二字长减小时钟速率。该第一和第三时钟控制器可以被配置成使得字长减小时钟速率不大于DAC时钟速率和/或对于至少一些信号幅度，字长减小时钟速率比DAC时钟速率更慢。DAC时钟速率可以大体上一直是字长减小时钟速率的整数倍。 [0021] 第一和第三时钟控制器可以被配置成使得导致DAC时钟速率改变的信号幅度的改变也导致字长减小时钟速率的改变。第一时钟控制器也可以是第三时钟控制器。替代地，第一和第三时钟控制器可以被配置成使得存在信号幅度的至少一个改变，该信号幅度的至少一个改变导致DAC时钟速率和字长减小时钟速率中的仅一个的改变。 [0022] 第二和第三时钟控制器(如果二者都存在)可以被配置成使得字长减小时钟速率大体上一直等于或低于DEM时钟速率。 [0023] 该转换电路还可以包括一个内插器，用于以第一采样速率接收数字信号并且以更快的采样速率产生数字信号，该内插器在数字-模拟转换器和任何三角积分调制器的上游。该内插器的输出采样速率可以不随着信号幅度而变化。最低的DAC时钟速率可以大体上等于该内插器的输出采样速率。 [0024] 该电路可以包括一个电平检测器，用于检测正被转换的信号的幅度，其中第一采样速率控制器响应于该电平检测器。该电平检测器可以监测该数字-模拟转换器的上游的数字信号的幅度。该电平检测器可以包括一个包络检测器。替代地，电平检测器可以监测该数字-模拟转换器的下游的模拟信号的幅度。 [0025] 该电平检测器可以将信号幅度与一个或多个阈值比较，并且向至少第一时钟发生器输出一个控制信号，该控制信号指示所述信号幅度是在所述一个或多个阈值以上还是在所述一个或多个阈值以下。在一些情形下，该电平检测器可以接收一个音量信号，该音量信号指示施加到在该电平检测器和该数字-模拟转换器之间的信号路径中的正被转换的信号的任何音量受控制的增益，并且基于所述音量信号调整检测到的信号电平。 [0026] 在一些情形下，从该数字-模拟转换电路的上游的电路系统接收关于数字信号的幅度的指示。在一些情形下，关于数字信号的幅度的指示包括音量控制信号。 [0027] 在一些实施方案中，该电路还能够在一个附加操作模式下操作，其中DAC的时钟速率不随着信号幅度而变化。 [0028] 该电路还可包括：一个用于放大模拟信号的输出级和一个用于向该输出级提供至少一个供应电压的可变电压功率源，其中所述至少一个供应电压基于所述电平检测器的输出而变化。 [0029] 该转换电路可以是三角积分数字-模拟转换电路。 [0030] 该转换电路可以被实施为一个集成电路。 [0031] 本发明的实施方案包括音频电路，诸如：音频编码解码器、音频集线器、音频放大器电路；有源噪声消除电路；或音频驱动器电路。该电路可以被实施在一个电子设备中，该电子设备可以是以下至少之一：便携式设备；电池供电的设备；通信设备；计算设备；膝上型计算机；平板电脑；移动电话；个人媒体播放器；PDA；或游戏设备。 [0032] 另一方面，本发明涉及一种将数字信号转换为模拟信号的方法，包括：接收在数字-模拟转换器处待被转换的信号；以及基于关于正被转换的信号的幅度的指示控制该数字-模拟转换器的时钟速率。 [0033] 该方法提供了与关于本发明的第一方面所描述的全部相同的优点并且可以与之以相同的方式实施。 [0034] 又一方面，提供了一种用于将数字音频信号转换为模拟音频信号的数字-模拟转换电路，包括：数字-模拟转换器，其能够在多个DAC时钟速率下操作；以及第一时钟控制器，用于基于音频信号的特性可控制地改变DAC时钟速率。 [0035] 再一方面，提供了一种用于在数字信号和模拟信号之间转换的转换电路，包括：转换器，其能够在多个转换器时钟速率下操作；以及第一时钟控制器，用于基于关于正被转换的信号的幅度的指示来控制转换器时钟速率，使得第一信号幅度导致第一转换器时钟速率并且更高的第二信号幅度导致更慢的第二转换器时钟速率。 [0036] 本发明还提供了一种用于将数字信号转换为模拟信号的数字-模拟转换电路，包括：数字-模拟转换器；以及至少第一数字信号调节模块，用于在该数字-模拟转换器之前调节数字信号，其中数字-模拟转换器和第一数字信号调节模块中的至少一个能够在一个可变时钟速率下操作；且其中该电路还包括第一时钟控制器，用于基于关于正被转换的信号的幅度的指示控制该可变时钟速率，使得第一信号幅度导致第一时钟速率并且更高的第二信号幅度导致更慢的第二转换器时钟速率。该第一数字信号调节模块可以包括一个动态误差匹配模块或一个三角积分调制器。 [0038] 图1例示一个常规的数字-模拟转换电路； [0039] 图2例示开关电容器DAC的基本结构； [0040] 图3例示根据本发明的一个实施方案的数字-模拟转换电路； [0041] 图4例示诸如图1中示出的数字-模拟转换电路的噪声分量； [0042] 图5例示改变DAC的时钟速率对噪声的影响； [0043] 图6例示改变动态误差匹配模块的时钟速率对噪声的影响； [0044] 图7例示改变噪声整形块的时钟速率对噪声的影响； [0045] 图8例示根据本发明的一个实施方案的具有对多种信号处理参数的控制的信号处理链。 [0046] 在本发明的实施方案中，数字-模拟转换电路包括：一个数字-模拟转换器(DAC)，其能够在多个时钟速率下操作；以及第一时钟控制器，用于基于正被转换的信号的幅度控制该DAC的时钟速率。在操作期间，第一时钟控制器可以改变该DAC的时钟，以改变该转换电路的噪声特性。第一时钟控制器可以改变DAC时钟速率，使得第一信号幅度导致第一DAC时钟速率并且更高的第二信号幅度导致更慢的第二DAC时钟速率。 [0047] 转换电路在较快的时钟速率下操作具有的优点是，噪声的分量可以散布在较宽的频带上且因此减小了感兴趣的频带(通常是音频频带)中的噪声分量。然而，因为在较快的时钟速率下DAC元件具有较少的时间来稳定，所以在可以使用而又不会引起失真的DAC的最大时钟速率中存在许多实际限制。然而，发明人已经明了，在相对小的信号幅度处，多个DAC元件的较差稳定的影响将是相对小的。在小信号幅度处，将仅存在输入数据的有限改变，可能地在数据采样之间仅改变最低有效位(LSB)，并且信号摆动足够小以至于任何依赖于信号的切换尖峰都被埋藏在噪声中。因此，当信号幅度小时，以相对高的时钟速率操作DAC将提供的益处在于减小DAC的热噪声分量而没有对失真造成任何显著影响。 [0048] 对于相对较大的信号幅度，任何不完美的稳定和相对大的依赖于信号的切换尖峰会显著影响输出信号的所感知的质量和失真，即，合成声音的质量。因此，对于相对较大的信号幅度，DAC时钟速率可以被减小，例如，被减小到更常规的时钟速率，以避免可识别的失真效果。这当然将增加带内噪声热分量，但是对于相对较大的信号幅度，该噪声将是大体上听不见的或与失真效果相比至少不那么令人不快。 [0049] 因此，为了积极地管理背景噪声以使之在无声或低幅度音频节目材料的情况下是低的，但是，另一方面，为了对非无声或高幅度音频节目材料具有良好的失真性能，时钟控制器被设计成对于低幅度信号以相对高的时钟频率运行DAC而对于高幅度声音以相对低的时钟频率运行DAC。 [0050] 总体来说，时钟控制器可以在使用中改变DAC时钟速率，以基于信号的特性和/或转换电路的操作来提供期望的噪声特性和失真特性。 [0051] 图3例示根据本发明的一个实施方案的数字-模拟噪声转换电路300。使用相同的参考数字标识与图1中例示的部件类似的部件。 [0052] 图3中示出的实施例示出一个输入音频信号DIN，该输入音频信号DIN可以例如是在给定采样速率fs下的24位(或类似的典型的音频分辨率)数字数据信号，该采样速率fs可以例如是48ks/s。如先前所描述的，此输入数字信号可以由内插器101接收，以在增加的采样速率(比如说，64fs)(但是显然可以使用其他增加的采样速率)产生一个过采样的数字信号。该增加的采样速率(即，过采样的)信号可以由字长减小模块102接收，在此实施例中，该字长减小模块102可以是三角积分调制器，以产生该过采样的信号的减小分辨率的版本，即，字长减小版本，比如说5位信号，该5位信号可以由动态误差匹配(DEM)模块103接收，以生成用于控制DAC 104的切换的合适的控制信号。 [0053] DAC 104包括多个阵列元件(例如，电容器)，所述多个阵列元件基于DEM接收的减小字长的信号响应于来自DEM模块103的控制信号而被切换，以提供所需要的输出信号。多个DAC 104阵列元件被配置成使得可以通过所述元件的多种组合实现DAC的一个给定的信号输出电平。DEM模块103控制多个DAC阵列元件的切换，以均化在所述元件的传递特性中的任何误差，即，与标称电压贡献相比，一个元件的相应的电压贡献中的任何失配，例如电容的比率中的失配。 [0054] DAC 104的模拟输出信号可以通过输出级105被放大且可以例如被用于驱动一个输出换能器。在一些实施方案中，DAC 104可以被设置成能够直接地驱动一个输出换能器。 [0055] 在图3中示出的实施方案中，DAC可在多个不同的时钟速率下操作。对于如上文参照图2所讨论的开关电容器DAC而言，开关电容器元件被控制成使得在一个DAC时钟周期的一部分内根据DAC 104的数字输入开关控制信号将开关电容器元件充电至第一电压VP或第二电压VN，并且然后在该DAC时钟周期的其他部分内使它们在反馈电容器两端放电。DAC时钟速率指的是阵列元件充电和放电(即，在两个状态之间切换)的速率。时钟发生器 301控制DAC 104的时钟速率，即，时钟发生器301生成用于控制DAC元件的切换的第一时钟信号CK1。 [0056] 时钟发生器301可以接收从中生成DAC时钟信号CK1的主时钟信号MCLK，并且操作以基于正被转换的音频信号的幅度来改变第一时钟信号CK1的频率。 [0057] 图4例示诸如图1中示出的常规数字-模拟转换电路中的输出信号噪声的多个不同分量，其中一个在fs(比如说44.1ks/s)的输入信号被内插到一个更快的采样速率信号(比如说64fs)中且然后在分辨率上被减小。频率fL和fU表示感兴趣的信号带(在此实施例中是音频带)的下边界和上边界，比如说，分别是20Hz和20kHz。 [0059] 线C是与对DAC 104电容器阵列的电容器充电相关联的热噪声(即，kTC噪声)。这在频谱上是白色的，并且可以被认为在带上从d.c.散布到DAC的切换频率的一半，即， 64.fs/2或32fs(所示的线图忽略了可由任何物理测量的采样保持导致的任何下垂，而且为了简化起见未示出在32fs以上可能会测量到的噪声)。 [0060] 线Q示出由噪声整形和字长减小块102引入的量化噪声。它的形状将取决于使用的噪声整形方法的阶数(order)和复杂度，但是一般而言在低频率下将是非常低的，但是在64.fs/2附近是高的。 [0061] 由于DAC电容器失配，还可以存在可检测的分量D，尽管有DEM电路103。该DEM电路将被设计成仅使失配噪声衰减到要求的程度，即，由于此分量，将存在复杂度(例如，DEM电路的面积和/或成本)和残留噪声之间的权衡。 [0062] 总噪声(未分别示出)将是这些单独的分量的总和(当然加上任何其他源，诸如在原始源信号的数字化过程中已经添加的任何量化噪声)。在此实施例中，音频带中的总噪声将由曲线C的kTC噪声主导。fU以上的噪声通常不被认为是重要的，因为它是听不见的，并且将常常通过任何驱动放大器级105或输出换能器(例如，扬声器本身)的有限带宽而被滤波掉。 [0063] 图5例示在如图3示出的实施方案中的DAC 104增加其时钟速率CK1的影响。如提及的，热噪声可以被认为在带中从d.c.均匀地散布到DAC的时钟频率CK1的一半。通过增加DAC 104的采样速率CK1，热kTC噪声被散布在一个更宽的带宽上，因此减小了在基带中出现的量。图5例示随着DAC时钟速率CK1从64.fs(线C，如以前)增加到128.fs(线C1-噪声散布在d.c.和64fs之间)到256.fs(线C2-噪声散布在d.c.和128fs之间)并且到512.fs(线C3-噪声散布在d.c.和256fs之间)，音频带噪声的该热kTC噪声分量的逐渐减小。 [0064] 因此，可以看到通过增加DAC的时钟速率CK1，可以显著减小与DAC阵列的电容器的热噪声相关联的、落在音频带内的噪声分量。 [0065] 增加DAC 104的时钟速率CK1明显减小了每个DAC周期内可提供用于电容器稳定的时间的量。这将通常要求使用更强大的运算放大器和更大的开关，伴随着继之而来的尺寸(和成本)以及功率要求，以提供大信号所要求的失真性能。但是，在本发明的实施方案中，DAC的时钟速率CK1在相对较高的信号幅度被减小以提供每个DAC周期的更多的稳定时间，从而放宽了对DAC的要求。 [0066] 因此，DAC 104可以被配置成当运行在基本时钟速率下时为最大预期幅度信号提供可接受的低水平的失真。当相对高幅度的信号被接收时，时钟发生器301可以控制使DAC的时钟速率等于基本时钟速率，在图3中例示的实施例中该基本时钟速率例如可以等于64.fs。因此，当相对高幅度的信号被接收时DAC提供在失真方面可接受的性能，并且虽然电容器的热信号可以是音频带中的总噪声的较大分量，但是因为该信号幅度是高的所以该噪声将是听不见的。 [0067] 当在相对较低幅度的信号上操作时，信号发生器301增加DAC 104的时钟速率。由于DAC元件这减小了音频带中的热噪声分量，并且尽管DAC电容器的稳定时间被减小，但任何信号电平改变的程度较低且因此失真不是太大问题。 [0068] 返回参照图3，因此时钟发生器301可以响应于来自电平检测器302的控制信号CTRL。该电平检测器可以确定输入数字信号DIN的幅度。然而，在其他实施方案中，电平检测器可以在内插器101的输出上操作或在DAC之前的信号路径的某个其他部分处的数字信号上操作。该检测器可以包括一个峰值检测器或包络检测器。该峰值检测器可以具有相对快速的起动时间，例如，大体上等于0的起动时间常数，以使得当检测到相对高幅度的信号时DAC时钟速率可以被快速地减小以避免失真。然而，在一些情形下，可能优选的是使检测器对一组运行样本的平均值或中值做出反应，以避免对偶然信号尖峰做出反应，并且因此非常快的起动时间可以不是必要的。该峰值检测器可以具有相对于音频带宽的相对慢的衰减时间，例如300ms(大约2π/20kHz)的量级的衰减时间常数，以避免当信号幅度在相对短的时间尺度上减少和增加时由时钟发生器301输出的时钟速率的频繁改变。 [0069] 优选地，在沿着数字信号路径的一个位置处监测信号幅度，在该位置处，沿着到DAC的数字信号路径的传播延迟足以允许确定信号幅度并且在DAC处接收该信号之前足以允许时钟发生器对该信号的相关部分实施适当的时钟速率：也就是说，关于信号幅度的信息被用于在前馈布置中控制DAC时钟速率。 [0070] 在一些实施方案中，特别是，其中在信号路径中的一点处监测信号幅度，在该点处在到DAC的信号路径中仅存在有限的传播延迟的情况下，电平检测器可以在峰值/包络检测之前施加一些滤波或信号调节以强调任何信号电平增加。这可以提高电平检测器对信号幅度的任何增加的响应速度。因此，滤波器元件(未示出)可以被布置在该信号路径中，位于包络检测器之前，以强调信号电平的任何增加。滤波器元件可以被安排成使接收的信号与其微分版本(例如，通过将接收的信号转向到并联路径中，并联路径之一含有微分器)结合。相关输入信号的低频分量将在很大程度上未受影响，但是高频分量将被扩大。这将扩大任何上升沿，导致包络检测器对这样的增加的反应快于它原本对这样的增加的反应。 [0071] 然而，DAC的时钟速率的改变与在DAC处出现的信号幅度的改变的精确同步在一些应用中可能是不重要的，并且幅度信号的改变和DAC的时钟速率的相继改变之间的相对短的延迟可以是可接受的。在一些实施方案中，模拟信号路径中的模拟信号可以被用于确定正被转换的数字信号的幅度电平，这可以允许将相对简单的模拟峰值检测器303用作电平检测器：也就是说，关于信号幅度的信息被用来控制反馈布置中的DAC时钟速率。 [0072] 注意的是，在一些实施方案中，受控制的增益(例如，基于音量设置的)可以被应用在沿着信号路径的一个或多个点处。如果任何音量受控制的增益被应用到电平检测器监测信号幅度的点上游的数字信号，则该音量受控制的增益将被固有地包括在对信号幅度的确定中。如果音量受控制的增益被应用到DAC下游的模拟信号，例如，通过控制放大器105的增益，由DAC转换的信号的幅度将不受该增益的影响。然而，在一些实施方案中，音量受控制的增益中的至少一些可以在转换之前被应用到数字信号，但是在确定该数字信号电平的点的下游。电平检测器302因此可以接收关于音量设置的指示并且在确定正被转换的信号的幅度时使用该设置。同样地，如果电平检测器303被用于在音量受控制的增益已经应用到模拟信号之后来检测输出模拟信号的幅度，则电平检测器303可以接收关于该音量设置的指示。 [0073] 在一些实施方案中，控制应用在DAC的上游的任何增益的音量设置(例如，音量控制信号)可以用作关于正被转换的信号的幅度的指示。该音量设置实际上可以确定正被转换的信号的最大或可能最大幅度，并且这可以在一些情形下被用来控制DAC时钟速率。 [0074] DAC的时钟速率因此根据沿着信号路径的一个信号而变化。方便地，DAC的时钟速率被保持在转换链中的先前级(例如，如图3中例示的DEM模块103)的采样速率的大体上整数倍。在上文参照图5的讨论中，假定DEM继续以64.fs的采样速率运行。因此，方便地，可能的DAC时钟速率中的每个被控制成64fs的整数倍。为避免疑惑，术语“整数倍”包括1倍，并且因此在一些实施方案中可以针对一些信号幅度将DAC时钟速率设置成等于64fs。 [0075] 明显地，如果DAC时钟速率大于从DEM输出的采样速率并且是该采样速率的倍数，则相同的电容器组合将被用于多个DAC周期。 [0076] 将DAC时钟速率控制成DEM采样速率的倍数意味着，DEM周期的结束将总是对应于DAC周期的结束，并且因此有利地避免了在DAC周期的中间期间由DEM周期改变引起的毛刺。然而，这确实将可使用的DAC时钟速率限制到几个不同的值。 [0077] 因此方便地，当信号幅度跨过一个预定阈值时，DAC时钟速率作为一个阶跃改变而变化。电平检测器302因此可以将检测到的信号幅度与一个或多个阈值比较，并且当要求时钟速率改变时输出一个适当的控制信号。替代地，电平检测器302(或303)可以将关于检测到的幅度的指示供应到时钟发生器，以做出关于适当的时钟速率的决定。一些幅度迟滞可以被添加到这些阈值，以避免时钟频率之间的不必要的切换，如同检测到的信号慢慢地接近一个阈值。还可以存在时域迟滞，即，频率改变之间的最小间隔。 [0078] 所述阈值通常将关于在给定的信号幅度电平下预期的可容忍的失真而被设置。所述阈值可以被设置成使得如果信号幅度降低则DAC时钟速率尽快被改变，同时维持期望的失真特性。明显地，阈值还将考虑时钟速率的相关改变。在一个实施方案中，如果信号电平幅度下降12dB则DAC时钟速率可以被加倍。因此，在此实施方案中，阈值可以被设置成使得在每个阈值处使该时钟速率加倍，并且所述阈值可以关于预期最大信号幅度被设置使得对于在0dB和-11dB之间的幅度(即，信号幅度在最大值以下小于-12dB)DAC时钟速率是64fs。对于-12dB到-23dB的信号幅度电平，时钟速率可以被设置到128fs而对于在-24dB以下的信号电平DAC时钟速率可以是256fs。 [0079] 在一些实施方案中，转换电路可以在DEM 103之间包括一个重新调制器(未例示)，用于将该DEM的输出重新调制成适合于DAC的当前时钟速率的形式。这将允许DAC时钟速率被调整到不是DEM采样速率的整数倍的值。该重新调制器可以是任何类型的合适的采样速率转换器。 [0080] 在一些实施方案中，DEM 103的时钟速率和/或字长减小模块102(例如，三角积分调制器)可以附加地基于检测到的信号幅度电平而变化。通过改变DEM和/或三角积分调制器的时钟速率，对于相对低的幅度信号电平可以实现音频信号带中的附加的噪声减小。 [0081] 返回参照图5，可以看到，在此实施例中，如果DAC时钟速率被增加到512fs，则热噪声分量具有以线C3例示的形式并且散布在d.c.和256fs之间，因此显著减小来自音频带中的此噪声分量的贡献。如果数字信号处理路径的其他时钟被固定在64fs，则由线D例示的噪声——这是由于通过DEM块对由于DAC电容器失配引起的噪声的不完美抑制引起的——则可以被看作相对重要的噪声源。在示出的实施例中(其中线图以对数标度示出)，对于比方说音频带的完整的顶部倍频程(full top octave)(即音频带的线性跨度的一半)，由曲线D代表的噪声可以超过由线A例示的放大器噪声。 [0082] 为了减轻此噪声，DEM 103也可以在增加的频率下操作以减小噪声。 [0083] 参照图6，线D1和D2代表分别用128.fs和256fs的时钟频率操作DEM 103对该噪声分量的影响。随着DEM时钟速率增加，该噪声分量(其在低频下是低的并且增加朝向等于DEM时钟速率的一半的一个频率)转变到较高频率，减小落入音频带内的噪声的量。 [0084] 注意在这些情况下，DEM输出采样速率大于其输入速率，因此它将在连续的DEM输出周期内生成不同的电容器代码。尽管如果(如同这里)DAC采样速率仍然一直高于DEM采样速率，关于相同的电容器将仍存在若干重复的DAC采样。DEM采样速率当然可以被增加到与512.fs的DAC采样速率相同，但是在此实施例中在音频带噪声方面将有较少益处，且由于快于必要地为DEM计时而在功率消耗方面有所增加。 [0085] 时钟发生器301因此可以包括用于控制DAC 104的时钟速率的第一时钟控制器301-1和用于控制DEM 103的时钟速率的第二时钟控制器。 [0086] 在一些实施方案中，DEM时钟速率可以一直与DAC时钟速率相同。因此，相同的时钟信号可以被生成并且被供应到DEM 103和DAC 104。然而，如上文提及的，可以被用于DAC104的至少一些时钟速率可能不适合用于DEM。 [0087] DEM时钟速率可以与DAC时钟速率同时变化，但是不必在DAC时钟速率每次改变时或者每次都改变相同的量。例如，假设信号幅度是高的并且DAC和DEM都以等于64fs的速率被计时。如果幅度电平下降经过第一阈值则DAC时钟速率可以被增加到128fs，并且如果该幅度下降经过第二和第三阈值则DAC采样时钟速率可以分别被增加到256fs和512fs。DEM采样速率可以仅在第二阈值处被改变到128fs并且在第三阈值被改变到256fs，或者DEM时钟频率可以在第二或第三阈值处被直接从64fs改变到256fs。将注意的是，在此实施例中，时钟频率的每次改变都是加倍(对于一个信号幅度降低，或者对于相应的增加而减半)。使时钟频率以因数2改变，确保了DAC时钟速率一直是DEM时钟速率的整数倍(只要DEM时钟速率不大于DAC时钟速率)。 [0088] 然而，在一些实施方案中，不同的阈值可以被用于基于多种信号电平下的期望的噪声贡献来改变DEM时钟速率和DAC时钟速率。 [0089] 图7例示当DAC以512.fs被时钟控制(线C3)、DEM以256.fs被时钟控制(线D2)并且字长减小三角积分调制器以64fs被时钟控制时的输出噪声分量。在此例示的实施例中来自三角积分的量化噪声在音频带的上端处仍是可感知的(并且当然在其他实施例中可能更糟)。再次，通过使各自的时钟频率加倍，该量化噪声可以被向上移动一个倍频程以将任何显著的贡献从该音频带移除。线Q1因此例示将三角积分调制器的时钟速率增加到128fs的影响——该噪声最高接近三角积分时钟频率的一半。因此，三角积分调制器的时钟速率也可以是基于检测到的信号而可变的，并且时钟发生器301也可以包括用于控制字长减小时钟速率的第三时钟控制器301-3。 [0090] 注意，优选地，字长减小时钟速率从不大于DEM时钟速率(但是它们可以有时相等)，且DEM时钟速率从不大于DAC时钟速率(但是它们也同样可以有时相等)。如果不是这种情况，则在前的级将仅仅生成会被在后的级忽略的样本，并且可能存在来自次级采样的不期望的混叠作用。 [0091] 只要三角积分调制器或其他字长减小元件具有一个信号传递函数(STF)，该信号传递函数在略高于音频频率带上时是平坦的，将不会有由于该调制器的时间常数或噪声传递函数(NTF)的突然改变而导致的显著的音频伪影。通过将三角积分调制器的时钟速率改变设定时间使得在信号的过零点处或过零点附近出现，可以减小由于传递函数的变化而可能引起的任何伪影。可以通过合适的过零检测器检测过零点，且/或关于过零点的时序的信息可以是从某些上游处理可得的。 [0092] 因此，本发明的实施方案控制数字-模拟转换电路中的至少DAC的时钟速率，以在相对低的信号幅度电平下(其中任何噪声可以是更显著的)减小感兴趣的频带(例如，音频信号带)中的噪声。对于相对高幅度的信号(其中音频带中的噪声将被信号掩蔽)，则时钟速率被减小，以有利地减小对DAC的稳定时间的限制并且避免对较高功率和/或大部件的需要。 [0093] 将注意到，伴随着降低的输入信号，DAC的或在前数字块的时钟频率的增加将导致在低信号幅度的时段期间功率消耗增加。然而，采取常规电路并且以上文所描述的方式改变时钟速率，将有利地比以下情况消耗更少的功率：假如为提供对来自放大器的噪声或DAC的热噪声kTC的相同的减小但不增加时钟速率而将放大器和电容器重新调节大小。实现所述控制功能所需要的额外的芯片面积也比重新调节放大器和电容器所需要的小得多。增加信号处理元件的时钟速率，以消耗更少的功率，这在数字信号处理路径的设计中是与直觉相反的。 [0094] 对于便携式或电池供电的设备，在低信号幅度处时钟频率的增加可以被配置成响应于一个控制信号而被禁用，例如在功率节约模式下，以噪声性能为代价。因此，电路可以在一个如下的附加模式下可操作，在该附加模式中DAC的时钟速率不随着信号幅度而变化。 [0095] 返回参照图3，将理解在一些实施方案中，数字输入信号可能已经处于适当的采样速率和/或分辨率下。例如，数据可能已经以合适的格式存储和/或由上游处理电路系统处理。因此，可能不需要内插滤波器101和/或三角积分调制器102。还将理解，可以使用其他类型的噪声整形或字长减小模块来作为对三角积分调制器102的替代或者补充。 [0096] 本发明的实施方案的噪声益处还可以应用到不具有DEM模块的DAC信号路径——例如对于只是二进制加权的多个DAC(尽管由于失配误差导致的噪声可能更显著)。因此可能不存在任何DEM模块103，并且DAC104可以是任何类型的开关阵列DAC。 [0097] 已经主要关于开关电容器DAC描述了实施方案，但是其他类型的开关阵列DAC(包括具有有源元件的DAC)也是已知的，本发明的实施方案的原理可以同样地适用于这样的其他类型的DAC。总体而言，本发明的实施方案涉及用于在数字信号和音频信号之间转换的任何类型的转换器电路，其中转换器的时钟速率基于关于正被转换的信号的幅度的指示而变化。 [0098] 本发明的实施方案尤其可适用于以下音频信号，其中存在一个特别感兴趣的音频信号带且其中低幅度信号处的噪声是听者可听得见的。然而，本发明的原理总体上适用于以下任何应用，其中存在感兴趣的频带并且其中在低幅度电平处增加DAC时钟速率使带内噪声分量减小。本发明的实施方案可以被应用到亚音频带(例如，在驱动触觉换能器等中)或超音频(例如，驱动超声波换能器)。 [0099] 本发明的实施方案在控制信号处理链的至少一个参数(例如，DAC的时钟速率)中使用关于信号幅度的指示。上文所描述的本发明的实施方案可以用在各种各样的音频应用中。在这些应用的至少一些中，信号包络的指示可以被有用地用于控制音频信号处理链的其他参数。 [0100] 例如，在一些放大器电路中，比如在G/H类放大器中，有益的是基于待被放大信号的幅度的指示和/或应用的任何音量设置来调整提供给放大器的供应电压。本发明的实施方案可能与音量设置相结合，确定正被转换的信号的幅度电平。因此，电平检测器可以与一个控制单元共享用于改变到至少一个驱动器输出级(以及可能的音频放大器电路的在前级)的供应电压的幅度。在这样的实施方案中，显然重要的是，响应于信号电平的增加，由于已增加的信号电平正在到达一个级，使提供给该级的供应电压及时充分增加。因此，电平检测器将远远提前于输出级而作用在数字信号上，以至供应电压可以被及时改变。使用滤波器元件(诸如上文所描述的)以强调信号电平的增加对于控制供应电压变化也是特别有用的。 [0101] 图8例示音频信号处理链的部分的一个实施例，包括DEM 103、DAC104和输出放大器105。如先前所描述的，放大器105可以充当一个模拟增益元件。控制器801可以包括根据本发明的实施方案的时钟发生器，控制器801可以接收包络信号ENV，该包络信号ENV指示该包络信号(例如来自合适的包络检测器，诸如先前所描述的)。如上所述，控制器801可以确定用于DAC 104和DEM 103的适当的时钟信号CK1和CK2。控制器801还可以生成一个供应电压控制信号SV，以控制通过可变电压功率源802(诸如多模式电荷泵，例如美国专利US7,626,445中所公开的)向放大器级105递送的供应电压。 [0102] 附加地或替代地，可有益的是根据预期负载需求来更改应用到用于向一个放大器级供电的电荷泵或其他DC-DC转换器的时钟频率，例如，以在低负载需求下减小开关损耗。因此，控制器802可以控制功率源供应时钟发生器803以用适当的频率向功率源802供应时钟信号CLK。将理解，在较低信号幅度下减小到该功率源的时钟信号的频率以节省功率。 如上文提及的，随着较低信号幅度而增加到DAC的时钟频率是违反直觉的。 [0103] 在一些应用中，可以基于关于信号电平或负载需求的指示控制供应给多个元件(例如，像放大器和/或DAC)的偏置电流。因此，控制器801也可以控制偏置生成804，用于向信号处理链中的一个或多个元件(例如，DAC 104和/或放大器105)供应偏置。 [0104] 在具有多个放大器级的一些应用中，可能期望更改所使用的放大器的级数，例如为优化关于负载阻抗的功率和/或带宽。 [0105] 如提及的，因此可以将本文所描述的包络检测器与被安排用于实施任何或所有这些技术的其他控制电路系统共享。控制器801还可以接收音量控制信号VOL。如上文提及的，音量信号可以用在设置时钟速率时。作为对包络信号的替代或补充，音量信号也可以被控制器801用于控制其他信号处理元件中的一些。然而，在一些情形下，可以在本文所描述的数字-模拟转换信号路径的上游(例如，在mp3解码器等中)确定对信号电平的指示。在一些情形下，负载的一个参数(诸如，检测到的负载阻抗)可以被附加地或替代地用于控制信号处理路径的一些元件。因此，控制器可以接收一个指示由放大器105驱动的负载(未例示)的控制信号LOAD。 [0106] 诸如本文所描述的数字-模拟转换电路可以被用在各种不同应用中。具体地，所述转换电路可以被用在用于生成驱动音频换能器(诸如，头戴式耳机、头戴式受话器或耳机)或机载换能器或主机设备的音频信号的音频放大器电路中。本发明的实施方案可以适合于有源噪声消除电路，可以被布置作为音频和/或信号处理电路(例如，可以被设置在主机设备中的音频电路)的部分。根据一个实施方案的数字-模拟转换电路可以被实施为集成电路并且可以被实施在主机设备中，特别是便携式和/或电池供电的主机设备，诸如，移动电话、音频播放器、视频播放器、PDA、移动计算平台，诸如像膝上型计算机或平板电脑和/或游戏设备。 [0107] 将理解的是，图8中示出的信号路径可以是立体声数据的单个音频信道，例如，单音频信道或单个信道，例如，左或右。对于立体声或多信道音频，可以用形成单个数据流的部分的分开的信道编码所述数据，例如可以用左信道和右信道以分开的帧或子帧将音频数据分成多个帧。因此，上游处理可以已经提取了用于信道的相关音频数据，然后该相关音频数据作为单个信道音频被发送到信号处理电路。然而，在一些情形下，数据可以作为多信道音频被接收并且电路可以被安排成提取相关信道并且仅作用于针对那个信道的音频数据。但是，信号路径可以是立体声或多信道信号处理路径，其中分开的信道被并行提取和处理。 所述信号处理元件中的至少一个可以被共享在并行信道之间。 [0108] 本领域技术人员将认识到，上述设备和方法的至少一些方面可以被实施为处理器控制代码，例如，在载体介质(诸如，磁盘、CD-ROM或DVD-ROM、编程存储器，诸如只读存储器(固件))上或在数据载体(诸如，光或电信号载体)上。对于一些应用，本发明的实施方案将被实施在DSP(数字信号处理器)、ASIC(专用集成电路)或FPGA(现场可编程门阵列)上。因此，代码可以包括常规程序代码或微代码或例如用于设立或控制ASIC或FPGA的代码。代码还可以包括用于动态地配置可重新配置的设备(诸如，可重新编程逻辑门阵列)TM的代码。类似地，代码可以包括用于硬件描述语言(诸如，Verilog 或VHDL(甚高速集成电路硬件描述语言))的代码。如本领域技术人员将理解，代码可以被分布在相互通信的多个联接部件之间。在适当的情况下，实施方案还可以通过使用在现场可编程的(可重复编程的)类似阵列或相似设备上运行的代码来配置类似硬件而被实施。 [0109] 应注意的是，上述的实施方案例示而不是限制了本发明，且在不脱离随附的权利要求的范围的情况下，本领域的普通技术人员将能设计多种替代实施方案。词语“包括”不排除在权利要求中列出的那些元件或步骤之外的元件或步骤的存在；“一”或“一个”不排除多个；单个特征或其他单元可实现权利要求中列举的数个单元的功能。另外，术语“增益”不排除“衰减”，反之“衰减”也不排除“增益”。权利要求内的任何参考数字或标注不应被解释为限制它们的范围。 |
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