本发明一般涉及用于量化装置的高频颤动，更具体地说，涉及在诸如模拟-数字变换器(ADC)，更具体地说多级ADC等电子装置或系统中量化误差的校正。

傅里叶理论要求：a)周期T的所有重复信号可以用直流(DC)偏移周期T的基频正弦波以及所述基波的谐波之和来表示；b)基波和谐波各具有由所述重复信号唯一地确定的幅度和相位。
正弦频率是其周期或循环时间的倒数，所以基波频率是每秒1/T周或赫兹。周期T的正弦波的谐波频率是基波频率的整数倍，所以第n次谐波具有n/T的频率或T/n的周期。
在数学上，以频率f重复的实信号Y(t)可以表示为：Y(t)＝DC+∑n＝1-M(A(n，f)sin(2πnft+P(n，f)))式中A(n，f)是基频的第n次谐波的振幅，P(n，f)是相应的相位。而且2πf＝ω，单位为弧度/秒，即角频率的单位，所以在一个周期内有2π弧度。在可实现的系统中，高频以及高次谐波的通过受到限制。例如模拟系统受到最大驱动电流容量和容性负载的限制，所以实际上M不会扩展到无限。于是，可以用T以及M个振幅(A)和相位(P)的两个有限组来定义重复信号。
如果将基频加到非线性装置例如量化装置的输入端，那么，输出由基频本身及其各种谐波构成。由于输入没有谐波，系统输出的每个谐波的幅度相对于基频的幅度就是其谐波失真的量度。杂散自由动态范围(SFDR)是在纯正弦波输入频率的确定范围内相对于基波的最大谐波相对大小的量度。对于具有更多频率成分的输入，ADC通常具有好得多的实测SFDR。
ADC量化失真具有一定量的与量化电压步骤相关联的能量。傅里叶法则暗示：谐波失真仅存在于与输入信号的频率有关的频率上。具有多个频率分量的输入将量化噪声能量分布到许多互调和谐波失真成分中，通常会降低每个谐波成分的幅度。相反，ADC中的谐波失真对于单一正弦波的输入最为明显。在这种情况下，由于没有互调机制，量化谐波可能很严重，所以不是噪声的量化能量会自己表现为谐波失真。而且，输入信号的很小变化会引起谐波分布的很大变化，所以任何失真抵消机制都不能抵消量化谐波失真。最后，甚至高次谐波也可能会具有相当大的能量-仅由ADC的带宽所限制。
量化失真的”指纹”有：a)甚至在输入只有很小变化时，谐波波形快速变化；b)如果输入正弦波变化平滑，谐波看起来彼此相对改变，但在类似的幅度范围内；以及c)谐波分布向外延伸到模拟系统所允许的最大带宽。
可以在ADC输入上加颤动以减少量化失真。颤动的有效性取决于以下事实，即：ADC的甚至很小的输入也会引起量化谐波失真，因为失真机制是以周期性为基础的电压电平之间的转换的自然后果。实际上量化失真与所实施的量化步骤大小紧密相关，而不是和输入信号的大小有关。
可将噪声形式的颤动加到ADC的输入上以有助于分散量化噪声的能量，使之不再成为问题。但是，有些多级ADC在ADC流水线的前面各级就产生了量化失真，所以要降低量化效应，加到信号上的颤动必需大得多。之所以需要大幅度的颤动是因为：多级流水线ADC需要大的幅度来激励ADC最高有效级的最低有效位(LSB)中的颤动以便降低量化噪声。所述最高有效级可能只有少数几位，所以可能需要大约为总输入范围1/16的颤动。如果将大幅度信号加到ADC的输入上，那么，必需从ADC的数字输出中精确地减去这些大幅度信号。
加上和抵消比较大的颤动信号的途径是：产生大的精确的数字取样正弦波，将其转换成模拟信号，将它加到ADC输入上，然后以数字方式将其从ADC输出中减去。用于改进模-数和数-模转换中量化失真的这种颤动电路示于美国专利No.4,812,846中，其中将颤动以抽样频率一半的频率信号的形式加到输入信号上，并从变换器的输出信号中将其减去。颤动信号很容易产生，因为其频率为1/2fs，所以时钟上的数字二分频(电路)就可产生所需的频率，所有的谐波都是fs/2或DC。其缺点在于：在每个抽样瞬间颤动只有两个不同的附加电压电平，在分布量化能量方面其有效性有限。
现在所需要的是用于量化装置，特别是多级模数变换器(ADC)的能更有效的降低量化噪声的颤动方法。

因此，本发明提供一种用于量化装置，例如多级流水线模-数变换器(ADC)的颤动系统，它从具有抽样频率的时钟信号中导出颤动信号，颤动信号具有的频率为抽样频率的三分之一。很容易将颤动信号转换成模拟信号并将其在量化装置的输入端加到待数字化的模拟信号上。抵消信号电路从数字式的颤动信号产生余弦波信号。所述余弦波信号与量化装置的数字输出信号组合，以抵消颤动信号，产生量化噪声降低的校正后的数字输出信号。
结合所附权利要求书和附图阅读以下详细说明，对本发明的目的、优点和其它新颖特征就可一目了然。

图1为按照本发明的用于量化装置的颤动系统的方框图。

参阅图1，将具有抽样频率fs的时钟信号输入到三分频电路12上，产生以下序列：W(t)＝(1，0，0，1，0，0，1，0，0，1...)或W(t)＝(1，1，0，1，1，0，1，1，0，1...)或者具有重复周期fs/3的任何其它序列，使得其谐波为(2fs/3，3fs/3，4fs/3，5fs/3，6fs/3...)。这些频率混叠到抽样频率(fs/3，DC，fs/3，fs/3，DC，...)中。在进入到多级ADC之前，用于数字序列的简单带通或低通滤波器14去除DC以及大部分谐波，虽然滤波器的性能并不十分苛刻，因为非DC谐波全部在fs/3处。更重要的是所述串行数字流与低相位噪声或低抖动寄存器装置18重复计时(re-clocked)，因为其输出上的噪声正被ADC抽样。来自模拟滤波器14的结果输出是频率为fs/3的近正弦波，它输入到加法器20上，待数字化的模拟信号也输入到加法器20上。加法器20的输出是ADC16的输出。与美国专利No.4,812,846的情况一样，这种产生模拟正弦波颤动输入的方法的重要优点在于不需要高精度的数模变换器(DAC)。但现在在每个抽样瞬间通常都有三个不同的附加电压电平，增加了颤动的有效性。
用于精确地抵消ADC16输出上的fs/3频率的电路使用以下关系：对于所需的相位P和两个数值q＝±1和r＝±1，两个变量S和C定义为：S＝rsin(P)          C＝qcos(P)g(t)＝A((S/SQRT(3))-C)cos(2πt/3)+(2AS/SQRT(3))cos(2π(t+1)/3)利用基本的三角特性：
g(t)＝-qAcos((2πt/3)-qrp)对于q＝-1和r＝-1：g(t)＝Acos((2πt/3)+p)这是一个的fs/3的余弦，其幅度为A，相位为p。
所以g(t)＝Xcos(2πt/3)+Ycos(2π(t+1)/3)式中{X，Y}由下式给出：X＝Acos(p)+sin(p)/SQRT(3)Y＝2Asin(p)/sqrt(3)可以对特定的幅度和相位进行计算这些数值，然后编程到寄存器中(未示出)用于实时产生抵消余弦波。对于t＝{0，1，2，3，4，5...}，第一余弦表达式有以下数值：{1，-1/2，-1/2，1，-1/2，-1/2，...}与以上序列相比较，显示1-＞1和0-＞-1/2的映象，所以，利用值变换器22很容易从三分频电路12的输出产生所述余弦值。有限的数值集使所需的乘法硬件24、26微乎其微。第二余弦表达式就是上述序列，但由寄存器28延迟了一个抽样时钟。将乘法硬件24、26的输出输入到加法器30，产生抵消余弦波。将抵消余弦波输入到累加电路32，从ADC16的数字输出中减去输入的颤动信号，在数字输出中产生所需降低的量化效应。
通过改变A和p的数值，并仅对颤动信号观察ADC16的来自所述输出累加器32的校正后的数字输出，就可对输入到乘法硬件24、26的系数进行校准。用于校准的样值数目是速度和精度之间的折衷：较多样值＝较高精度以及较少样值＝较高速度。从具有A和p的起始值的起始抵消信号开始，将数字型颤动信号设定为具有相同的起始幅度/相位值，并获得校正后的数字输出信号。计算校正后的数字输出信号以及fs/3信号的幅度和相位。然后按照关于g(t)的方程，通过计算能产生基本上零输出信号的幅度和相位值，利用关于X和Y的方程产生适当的抵消信号。
这样，本发明提供了用于多级ADC的颤动，方法是产生具有三分之一抽样时钟频率的较大幅度的正弦波作为颤动信号，将所述颤动信号转换成模拟信号并加到ADC输入端的模拟信号上，然后产生余弦波抵消信号，用于减去ADC输出端的颤动信号，使得数字输出具有降低的量化失真。