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2－와이어 인터페이스를 구비한 아날로그 프론트 엔드 디바이스{ANALOG FRONT END DEVICE WITH TWO-WIRE INTERFACE}
본 출원은 "ANALOG FRONT END DEVICE WITH TWO-WIRE INTERFACE"라는 발명의 명칭으로, 2011년 11월 11일 출원된 미국 가 출원 제61/558,536호의 우선권의 이익을 주장하고, 상기 가 출원의 전체가 본 발명에 참조로 통합된다. 본 개시는 아날로그 프론트 엔드 디바이스들에 관한 것이다.
분리기(isolator)들의 비용 및 분리된 및 비 분리된 개별 디바이스들에 대한 개별 프론트 엔드들을 핸들링함으로써 야기된 비용들을 줄일 필요와 관련하여 스마트한 계량을 위한 다상(poly-phase) 션트(shunt) 전력/에너지 계량 프론트 엔드 디바이스들의 필요성이 있다.
본 발명의 목적은 분리기들의 비용 및 분리된 및 비 분리된 개별 디바이스들에 대한 개별 프론트 엔드들을 핸들링함으로써 야기된 비용들을 줄일 필요와 관련하여 스마트한 계량을 위한 다상 션트 전력/에너지 계량 프론트 엔드 디바이스들을 제공하는데 있다.
다양한 실시예들에 따르면, 아날로그 프론트 엔드(AFE) 디바이스는, 적어도 하나의 프로그램가능 아날로그-디지털 변환기(ADC) 및 양방향 직렬 인터페이스 모드 및 단방향 2 와이어 직렬 인터페이스 모드로 동작하도록 스위치가능한 직렬 인터페이스를 포함할 수 있으며, 여기서 상기 단방향 2 와이어 직렬 인터페이스 모드는 단지 클럭 입력 및 데이터 출력 신호 라인을 사용하고, 상기 ADC는 상기 클럭 입력에 공급된 클럭에 동기하여 상기 단방향 2 와이어 직렬 인터페이스 모드에서 동작한다. 또 다른 실시예에 따르면, 상기 직렬 인터페이스가 상기 단방향 2 와이어 직렬 인터페이스 모드로 구성되는 경우, 상기 데이터 출력 신호 라인에서의 데이터 출력은 프레임 기반으로 할 수 있다. 또 다른 실시예에 따르면, 상기 ADC는 내부 전압 기준부, 내부 클럭 생성부 및 내부 이득 증폭기 중 적어도 하나를 포함할 수 있다. 또 다른 실시예에 따르면, 상기 AFE 디바이스는 상기 2 와이어 직렬 인터페이스 상에 제공된 클럭 신호보다 빠른 내부 클럭 신호를 생성하기 위한 PLL을 더 포함할 수 있다. 또 다른 실시예에 따르면, 상기 프로그램가능 ADC는 상기 2 와이어 직렬 인터페이스에 의해 제공된 상기 클럭 신호에 의해 구동되는 시그마-델마 변환기일 수 있다. 또 다른 실시예에 따르면, 상기 AFE 디바이스는 상기 클럭 입력에서의 클럭 신호가 정의된 로직 레벨 또는 플로팅으로 어떤 일정한 시간 동안 유지되는 경우 자동적으로 리셋되도록 설계될 수 있다. 또 다른 실시예에 따르면, 상기 AFE는 외부 핀들을 포함하는 하우징 내에 배치될 수 있고, 상기 외부 핀들 중 일부는 상기 외부 핀들 중 일부에 인가된 각각의 신호들에 의해 상기 동작 모드 및 상기 ADC를 프로그램하도록 구성된다. 또 다른 실시예에 따르면, 상기 신호들은 전원, 및 그라운드 또는 임의의 다른 고정 DC 전압 레벨로부터 선택되거나 또는 플로팅 노드 검출기에 의해 선택될 수 있다. 또 다른 실시예에 따르면, 오버샘플링 속도가 상기 외부 핀들 중 적어도 하나에 의해 프로그램될 수 있다. 또 다른 실시예에 따르면, 핀이 상기 직렬 인터페이스의 동작 모드를 프로그래밍하기 위해 제공될 수 있다. 또 다른 실시예에 따르면, 이득이 상기 핀들의 적어도 하나에 의해 프로그램될 수 있다. 또 다른 실시예에 따르면, 2개의 핀들이 상기 이득을 프로그맹하기 위해 제공될 수 있다. 또 다른 실시예에 따르면, 프레임은 프레임 레지스터 값과 프레임 데이터를 포함할 수 있고, 프레임은 데이터 준비 신호가 상기 ADC에 의해 생성된 후 상기 직렬 인터페이스를 통해 전송된다. 또 다른 실시예에 따르면, 상기 프레임은 상기 AFE 디바이스의 파라미터 설정치들을 포함할 수 있다. 또 다른 실시예에 따르면, 상기 프레임은 연속 데이터 준비 신호들 사이에서 n회 반복될 수 있다. 또 다른 실시예에 따르면, 상기 프레임들의 각각은 또 하나의 프레임들로부터 인식되는 프레임 카운트를 통합할 수 있다. 또 다른 실시예에 따르면, 상기 프레임은 데이터 전송의 완전성(integrity)이 입증 및 보증될 수 있도록 하기 위해 첵섬 및/또는 CRC 첵섬을 포함할 수 있다. 또 다른 실시예에 따르면, 상기 첵섬 및/또는 CRC 첵섬은 상기 프레임의 종단부에 배치될 수 있다. 또 다른 실시예에 따르면, 상기 AFE 디바이스는 복수의 다중 기능 핀들을 포함할 수 있고, 하나의 외부 핀은 상기 디바이스의 동작 모드를 설정하도록 구성될 수 있고, 상기 제1 모드에서는, 상기 디바이스가 2 와이어 직렬 인터페이스로 동작하고, 상기 AFE 디바이스를 프로그래밍하기 위해 외부 핀들을 사용하며, 제2 모드에서는, 상기 디바이스가 상기 AFE 디바이스를 프로그래밍하기 위해 표준 입력/출력 직렬 디지털 디바이스로 동작한다. 또 다른 실시예에 따르면, 초기화 페이즈에서, 상기 AFE 디바이스는 파트를 프로그램하기 위해 1 와이어 프로토콜 또는 UART 인터페이스를 사용할 수 있고 이어서 상기 파트는 상기 2 와이어 모드로 자동적으로 복귀한다. 또 하나의 실시예에 따르면, 아날로그-디지털 변환기 및 제1 동작 모드와 제2 동작 모드 사이에 스위칭가능한 직렬 인터페이스를 포함하는 아날로그 프론트 엔드(AFE) 디바이스의 동작 방법은, 외부 핀에 의해 상기 제1 동작 모드 또는 상기 제2 동작 모드를 선택하되, 상기 제1 동작 모드에서는 직렬 인터페이스가 양방향 직렬 모드로 동작하고, 상기 제2 동작 모드에서는 상기 직렬 인터페이스가 단방향 2 와이어 직렬 인터페이스로 동작하고, 상기 단방향 2 와이어 직렬 인터페이스 모드는 단지 클럭 입력 및 데이터 출력 신호 라인을 사용하는 것인 제1 동작 모드 또는 제2 동작 모드를 선택하는 단계; 외부 핀들에 의해 상기 아날로그-디지털 변환기(ADC)를 프로그래밍하는 단계; 및 상기 직렬 인터페이스를 통해 상기 ADC에 의해 얻어진 디지털 값들을 전송하되, 상기 제2 동작 모드가 선택된 경우, 상기 ADC는 상기 클럭 입력에 공급된 클럭과 동기하여 동작하는 것인 디지털 값들을 전송하는 단계를 포함할 수 있다. 상기 방법의 또 다른 방법에 따르면, 상기 제2 동작 모드가 선택된 경우, 상기 데이터 출력 신호 라인에서 프레임 기반 데이터(frame based data)를 출력하는 것을 더 포함할 수 있다. 상기 방법의 또 다른 방법에 따르면, 프레임은 상기 ADC 디지털 값들이 뒤이어지는 프레임 레지스터값을 포함할 수 있다. 상기 방법의 또 다른 방법에 따르면, 상기 AFE 디바이스는 이득 증폭기를 포함할 수 있고, 상기 방법은 상기 제2 동작 모드가 선택된 경우 외부 핀들에 의해 상기 이득 증폭기를 프로그래밍하는 단계를 더 포함할 수 있다. 상기 방법의 또 다른 방법에 따르면, 상기 프레임은 상기 AFE 디바이스의 파라미터 설정치들을 포함할 수 있다. 상기 방법의 또 다른 방법에 따르면, 다수의 프레임들이 상기 ADC의 연속적인 데이터 준비 신호들 동안에 출력될 수 있다. 또 하나의 실시예에 따르면, 제1 동작 모드 및 제2 동작 모드에서 아날로그 프론트 엔드 디바이스를 동작시키는 방법으로, 여기서 상기 아날로그 프론트 엔드 디바이스는 프로그램가능 아날로그-디지털 변환기(ADC); 프로그램가능 이득 증폭기; 및 복수의 다중 기능 핀들을 갖는 하우징 내에 배치된 직렬 인터페이스를 포함하며, 상기 제1 동작 모드 또는 상기 제2 동작 모드를 선택하도록 하나의 외부 핀을 제공하는 단계를 포함하고, 여기서, 상기 제1 동작 모드에서는, 상기 다중 기능 핀들이 상기 AFE 디바이스를 위해 양방향 직렬 인터페이스를 제공하도록 제어되고, 그리고 상기 제2 동작 모드에서는, 상기 다중 기능 핀들이 상기 다중 기능 핀들 중 적어도 하나를 통해 핀이 감소된 단방향 직렬 인터페이스 및 AFE 디바이스의 프로그램가능성을 제공하도록 제어된다. 상기 방법의 또 다른 실시예에 따르면, 상기 제2 동작 모드에서는, 상기 직렬 인터페이스는 클럭 신호를 수신해서 상기 ADC에 의해 얻어진 디지털 값들이 뒤이어지는 프레임 레지스터 값을 포함하는 프레임을 출력하는 단방향 직렬 인터페이스로서 동작할 수 있고, 또한 여기서, 상기 수신된 클럭 신호는 상기 ADC를 동작시키는데 사용된다. 상기 방법의 또 다른 실시예에 따르면, 다수의 프레임들은 상기 ADC의 연속적인 데이터 준비 신호들 동안에 출력될 수 있다. 상기 방법의 또 다른 실시예에 따르면, 상기 프레임은 상기 AFE 디바이스의 파라미터 설정치들을 포함할 수 있다. 또 하나의 실시예에 따르면, 시스템은 전술한 바와 같은 복수의 AFE 디바이스들을 포함할 수 있고, 또한 마이크로컨트롤러 유닛, 각 AFE에 대한 디지털 분리 디바이스를 포함하고, 하나의 디지털 분리 디바이스는 AFE로부터의 데이터 신호를 전송하기 위한 그리고 상기 마이크로컨트롤러 유닛으로부터의 클럭 신호를 수신하기 위한 한 세트의 양방향 디지털 분리 유닛들을 포함하고, 여기서, 상기 마이크로컨트롤러는 각 AFE에 대한 별개의 직렬 입력들을 포함한다. 상기 시스템의 또 다른 실시예에 따르면, 상기 마이크로컨트롤러의 단일 클럭 출력은 상기 디지털 분리 디바이스들을 통해 각 AFE에 결합될 수 있다. 상기 시스템의 또 다른 실시예에 따르면, 상기 마이크로컨트롤러는 각 AFE에 대한 전용 클럭 출력들을 포함할 수 있다. 상기 시스템의 또 다른 실시예에 따르면, 각각의 디지털 분리 디바이스는 상기 디지털 분리 디바이스의 마이크로컨트롤러 연결 측에 칩 선택 입력을 포함할 수 있고, 여기서, 상기 칩 선택 입력들은 상기 마이크로컨트롤러의 각각의 포트 출력들과 결합된다.
본 발명에 의하면, 본 발명의 목적은 분리기들의 비용 및 분리된 및 비 분리된 개별 디바이스들을 위한 개별 프론트 엔드들을 조정함으로써 생기는 비용들을 줄이기 위한 필요와 관련하여 스마트한 계량을 위한 다상(poly-phase) 션트(shunt) 전력/에너지 계량 프론트 엔드 디바이스들을 제공할 수 있다.
도 1은 분리형 센서들(isolated sensors)을 갖는 종래의 시스템을 도시한다.
도 2는 비 분리형 센서들을 구비한 종래의 시스템을 도시한다.
도 3a 및 3b는 독립형 아날로그 프론트 엔드 디바이스의 각각 다른 실시예들을 도시한다.
도 3c는 마이크로컨트롤러와 결합한 도 3a 또는 3b에 따른 실시예를 도시한다.
도 4a 및 도 4b는 다양한 실시예들에 따른 외부 및 내부 신호들의 다양한 신호들의 타이밍과 2 와이어 인터페이스를 도시한다.
도 5 및 도 6은 다양한 실시예들에 다른 시스템 배치들을 도시한다.
도 7은 아날로그 프론트 엔드 디바이스를 위한 하우징의 실시예를 도시한다.
도 8은 3 와이어 인터페이스의 실시예를 도시한다.
도 9는 가능한 프레임 구조들을 도시한다.
도 10 및 도 11은 다양한 실시예들에 따른 데이터 출력 타이밍 도들을 도시한다.
다양한 실시예들에 의해, 아날로그 프론트 엔드 디바이스는 아날로그 프론트 엔드에 대한 어떠한 비용 차이도 거의 가지지 않고 분리된 어플리케이션들을 처리하는 것을 가능하게 한다. 상기 다양한 실시예들은 통신 채널들의 수를 2 단방향 채널들(데이터 출력을 위해 한 클럭마다 하나)로 줄임으로써 디지털 분리형 다상 시스템들의 비용을 줄일 수 있다. 다양한 실시예들에 따른 분리된 및 비 분리된 계량 어플리케이션들을 위한 듀얼 모드 계량 아날로그 프론트 엔드에 의해, 동일한 회로를 분리된 및 비 분리된 계량 어플리케이션들에서 사용할 수 있게 되고, 분리형 어플리케이션들을 위한 전용 모드 및 직렬 인터페이스 통신을 제공할 수 있게 된다. 에너지 및 전력 계량 아날로그 프론트 엔드들은 라인 전압(110V 또는 220V)으로부터의 분리를 필요로 한다. 다른 어플리케이션들도 다른 전압 공급 영역으로부터 인입하는 전압 또는 전류를 측정할 때 이러한 종류의 분리를 필요로 할 수 있다. 이러한 분리 문제는 종종 도 1에 도시한 바와 같은 메인 미터 인쇄 회로 기판(110)과 결합된 전류 트랜스포머들 또는 로고스키 코일(Rogowski coils)들과 같은 분리형 센서들(120, 130, 140)을 이용하여 해소된다. 참조 부호 150은 이러한 시스템(100)에서 분리 장벽을 도시한다. 따라서 도 1은 계량 디바이스(110)와 결합하는 분리형 센서들(120, 130, 140)을 도시한다. 페이즈들(phases)은 센서들을 통해 분리된다. 이는, 고가이지만 일반적이고, 또한 페이즈 및 간섭 문제들을 갖는 전류 트랜스포머들을 사용하여, 또는 보다 저렴하고 매우 선형적이지만, 높은 고조파 문제들을 갖는 로고스키 코일들을 사용하여, 또는 예를 들어, ASIC를 필요로 하고 또한 많은 기계적 문제 및 EMU 문제를 갖는 홀 효과(Hall effect) 센서들을 사용하여, 달성될 수 있다. 이들 센서들(120, 130, 140)은 계량 디바이스들(아날로그 프론트 엔드)(110)을 라인 전압으로부터 분리시키고, 또한 이러한 센서들에 의해 감지될 수 있는 전압 또는 전류 출력을 갖는다. 그러나 전술한 바와 같이, 이들 센서들은 종종 고가이고, 일부의 비선형성 또는 정확성 문제들을 해소하기 위한 많은 백 엔드 처리(back end processing)를 필요로 한다. 전력 계량을 위한 가장 일반적인 전류 센서는 그의 비용, 선형성, 크기, 유용성 때문에 (때로 100 마이크로 옴 범위의 매우 작은 값들의) 단순한 션트 저항기이다. 션트 저항기에 있어서의 문제는 이 디바이스에 어떠한 분리도 없다는 것이다. 1 상 전력 계량의 경우에, 아날로그 프론트 엔드가 존재하는 메인 보드는 분리의 필요를 방지하기 위한 라인 전압이라 말할 수 있다. 그러나 이는, 각 페이즈가 서로 분리될 필요가 있고 또한 각 페이즈에 있는 모든 아날로그 프론트 엔드들이 그들 사이에서 계량 정보를 통신하거나 또는 메인 프로세서로 또는 마이크로컨트롤러(MCU)로 계량 정보를 전달할 필요가 있는 다상 계량의 경우는 해당되지 않는다. 이 경우, 시스템(200)은 각각의 분리된 페이즈에 있는 각각의 센서들(210, 230, 250)과 결합된 계량 아날로그 프론트 엔드(215, 235, 255)를 포함한다. 도 2에 도시한 바와 같이, 이 아날로그 프론트 엔드(215, 235, 255)는 다른 페이즈들과 통신하거나, 또는 다수의 디지털 분리기들(220, 225; 240, 245 및 260, 265)를 통해 메인 프로세서 또는 MCU(110)와 디지털 통신 라인들로 통신한다. 도 2는 계량 디바이스(110)와 결합된 비 분리형 센서들(210, 230, 250)을 도시한다. 페이즈들은, AFE와 메인 프로세서(110) 사이의 각각의 디지털 인터페이스의 완전한 지원을 허용하도록 구성되어야 하는 디지털 분리기들(220, 235; 240, 245 및 260, 265)을 통해 각 센서마다 분리된다. 그러므로 SPI 인터페이스가 사용되면, 4개의 별개의 디지털 분리기들이 필요하다. 센서들은 매우 저비용이고, 매우 선형적이고, 페이즈 문제를 갖지 않지만, 단지 전력 소비 및 분리 문제가 있는 션트들일 수 있다. 그러나 도시한 바와 같이, 각 센서는 관련 아날로그 프론트 엔드 디바이스(215, 235 및 255) 및 각각의 AFE 디지털 인터페이스를 지원하는 디지털 분리기를 필요로 한다. 비 분리형 어플리케이션들(여기서 센서들은 이미 분리됨)의 경우에, 아날로그 프론트 엔드들은 종종 MCU와 통신하기 위해 표준 2/3/4 와이어 통신 프로토콜을 이용한다. 이 직렬 인터페이스는 예를 들어, I 2 C 또는 SPI 또는 UART 프로토콜들에 따라 구현될 수 있다. 이 표준 인터페이스는 훌륭한 유연성과 데이터 속도를 제공한다. 그러나 이 인터페이스가 다상 션트 계량 어플리케이션들과 같은 분리형 어플리케이션들로 되면, 통신에 필요한 디지털 분리기들의 수를 최대한 줄이기 위해 상기 아날로그 프론트 엔드는 가능한 한 많이 통신 프로토콜을 간소화할 필요가 있다. 최소 수의 분리기들이 저 비용 해결책에 필요하고, 그러므로 이러한 필요를 해소하면서도 정확하게 동작하기 위해 충분한 유연성, 보안, 데이터 속도를 여전히 보장하는 특수 인터페이스가 개발될 필요가 있다. 다양한 실시예들에 따르면, 페이즈들 사이의 동기화가 보장될 필요가 있으면, 최소 수의 단방향 분리기들은 페이즈마다 2개일 수 있다. 또한 클럭 신호들이 SPI 및 I 2 C 또는 uART와 같은 강건하고 안전한 데이터 전송 프로토콜들에 제공되어야 한다. 다양한 실시예들에 따라 다상 어플리케이션들에 전용되는 표준 SPI 인터페이스로서 또는 2-와이어(2 단방향 와이어들)로서 동작할 수 있는 프로토콜 및 인터페이스가 기술된다. 2-와이어 인터페이스는 클럭 입력 및 데이터 출력을 포함한다. 클럭 및 데이터는 동기된다. 클럭은 데이터 출력들을 동기화하기 위해 아날로그 프론트 엔드 및 직렬 통신 인터페이스 둘 다에 사용된다. 이 클럭은 다상 어플리케이션들에 대하여 공유될 수 있어서 모든 페이즈들 사이의 적절한 동기화를 보장하므로 항상 모든 페이즈들 사이의 적절한 각도를 보장한다. 다양한 실시예들에 따르면 데이터 출력은 프레임 포맷으로 될 수 있고, 여기서 각 프레임은 임의 수의 마스터 클럭 사이클들과 동일한 일정한 기간에서 나타난다. 프레임된 데이터는 동기화 워드(이는 바이트, 1 비트 신호 또는 다중 비트 직렬 프레임보다 많거나 작을 수 있음), 프론트 엔드의 구성을 포함하는 바이트(또한 이는 단지 바이트 대신에, I-비트 또는 다중 비트 직렬 프레임일 수 있음) 및 아날로그 프론트 엔드에 의해 생성된 출력 데이터를 위한 추가 바이트들(예를 들어, 듀얼 ADC 아날로그 프론트 엔드에서 ADC 마다 3바이트)을 포함한다. 출력 데이터는 고정 데이터 속도로 리플래시되고, 직렬 데이터 출력 핀은 상기 아날로그 프론트 엔드에 의해 생성된 데이터와 동기하는 프레임을 전송하는데, 상기 데이터는 아날로그 프론트 엔드에 의해 수신된 마스터 클럭과도 동기한다. 이 해결책에서 사용된 분리기들의 수는 2(클력 입력에 하나 및 데이터 출력에 하나)이지만, 통신 채널들의 수는 하나(그것은 1개의 양방향 와이어에 상당함)이다. 이 인터페이스를 위해 필요한 핀들의 수는 대부분의 경우에 디지털 분리기들이 데이터 전송을 위해 단방향 채널들을 갖기 때문에 2이다. 다양한 실시예들에 따르면, 동기화 워드는 이 동기화 워드를 인터럽트 트리거 및 마스터 마이크로컨트롤러 유닛(MCU)을 위한 인식 패턴으로서 사용할 수 있도록 데이터 통신의 시작부에 배치될 수 있다. MCU는 이 워드(또는 비트들의 시퀀스)를 인식할 수 있고 일단 인식되면 데이터의 검색을 할 수 있다. 이 워드는 또한 어플리케이션에서 다중 페이즈들 사이의 동기화를 위한 체크로서 역할을 할 수 있다. 일 실시예에 따르면, 클럭들의 수가 두 전송들 사이에서 일정한 경우, 이 동기 패턴에 의해 전송 손실(즉, 디지털 분리의 특성으로 인해 정규 어플리케이션들보다 더 빈번한)로 인해 초래될 수 있는 임의의 동기화 문제를 이해, 검출 및 정정할 수 있다. 동기화 손실은 MCU에서의 소프트웨어 후 처리에 의해 회복될 수 있거나 또는 마스터 클럭이 각 페이즈에 독립적으로 생성되는 경우도 회복될 수 있다. 이 경우, 마스터 클럭은 각 페이즈에 대하여 통상 동기적으로 생성될 것이고, 페이즈들 중 한 페이즈에서 통신이 좋지 않은 경우, 유저는 다른 페이즈들에서보다 많거나 또는 적은 클럭들을 전송함으로써 이 페이즈의 마스터 클럭을 재처리할 수 있다. 이러한 기술은 MCU에 추가의 핀들 및 PWM 발생기들을 필요로 한다. 재동기화를 위한 후 처리는 보간기(interpolator)만을 필요로 하고, 추가의 핀들을 필요로 하지 않고 펌웨어에서 수행될 수 있다. 동기화 손실을 다루는 또 하나의 더 간단한 기술은 손실 또는 오정렬이 검출되는 경우 워치독 타이머를 통해 아날로그 프론트 엔드를 완전하게 리셋하는 것이다. 이 기술은 아날로그 프론트 엔드가 완전 리셋과 관련된 모든 전원 투입 타이밍들(power up timings) 또는 정착 시간들(settling times)을 갖고 재 초기화되어야 하기 때문에 재정렬을 위한 더 큰 딜레이를 갖는다. 다양한 실시예들에 따르면, 다상 및 단상 어플리케이션들이 단상 어플리케이션들에서 유연성에 대한 어떠한 제약도 없이 이용될 수 있는 한편으로 대부분의 어플리케이션들의 필요를 만족하고 또한 각 페이즈마다 단일 단방향 디지털 분리된 채널들의 필요를 2개로 최소화하기 위해 다상에서 충분한 유연성을 보장하도록, 표준 인터페이스 및 전용 2-와이어 단방향 인터페이스들은 단일 칩에서 결합될 수 있다. 2 단방향 와이어들 인터페이스는 아날로그 프론트 엔드에 존재하는 정규 직렬 인터페이스의 장점을 가질 수 있고, 상기 인터페이스의 클럭 및 데이터 I/O들과 공유될 수 있다. 그것은 구현하는데 추가의 핀들을 필요로 하지 않는다. 그것은 두 개의 프로토콜들 사이에서 스위치할 수 있는 선택 핀 및 절차만을 필요로 한다. 또 다른 실시예들에 따르면, 추가의 핀을 필요로 하지 않고 이러한 스위칭을 실현하는 방법이 이하에서 기술되는데, 현재의 사용 핀을 이러한 스위치를 수행하도록 재사용한다. 일 실시예에 따른 아날로그 프론트 엔드에 있어서, 디바이스가 수정 발진기를 갖는 경우, 이 기능을 위해 2개의 핀이 필요하다. 수정 발진기를 바이패스하고(또한 상기 수정 발진기를 셧 다운 모드에 놓음) 또한 수정 발진기(OSCI)의 핀들 중 하나를 디지털 마스터 클럭 입력으로서 선택하는 (SPI, uART 또는 I2C)와 같은) 정규 디지털 인터페이스에 의해 외부 클럭이 선택될 수 있다. 다른 핀(OSC2)이 외부 클럭 모드에 사용되지 않는다. 이 경우, 이 핀은 하드 로직 접속을 갖는 인터페이스 타입(표준 또는 2 와이어 단방향)을 선택하는데 사용될 수 있다. 이 선택은 수정 발진기의 디폴트 모드가 셧 다운 모드에 있는 경우, 전원 투입시(at power-up) 수행될 수 있다. 2 와이어 단방향 모드의 경우에, 수정 발진기는 항상 디스에이블되고, 마스터 클럭은 인터페이스의 클럭 입력에 의해 제공된다. 이는, 임의의 추가 핀을 필요로 하지 않고(페이즈마다 수정 발진기가 사용되면, 각 수정 발진기에 의해 생성된 각 마스터 클럭의 주파수 및 페이즈의 차이로 인해 각 페이즈 사이에 어떠한 동기화도 없을 것임) 페이즈들 사이의 적절한 동기화 및 페이즈 각도의 보장을 필요로 한다. 따라서 이러한 선택은 어플리케이션에 따라 수행될 수 있고, 선택의 다른 방법들은 예를 들면 다음과 같이 이용될 수 있지만 이에 한정되지 않는다: - 추가 로직 핀 입력, - 전원 투입시 로직 상태를 래칭, - 메모리에서 비트를 판독함, - 표준 인터페이스를 이용하는 소형 상태 머신을 갖는 초기화 페이즈를 갖는데, 상기 소형 상태 머신은 상기 페이즈의 종료시에 2-와이어 인터페이스로 자동으로 스위칭되는 등등. 일 실시예에 따르면, 유일한 입력이 마스터 CPU 또는 MCU로부터 오는 마스터 클럭 입력이므로, 아날로그 프론트 엔드 디바이스는 전용 2-와이어 단방향 모드 때문에 MCU와 통신을 하지 않고 구성될 수 있다. 이 이벤트의 경우에 다양한 실시예들에 따르면, 3가지 방법이 예상된다: 1) (예를 들어, 외부 EEPROM에서 자동 부팅과 유사하게) 디바이스의 부팅시 내부 또는 외부 메모리를 판독하는 방법; 2) 서로 다른 가능한 구성들을 제공하고 또한 소망의 유연성을 가능하게 하기 위해 하드 로직 입력 핀들로서 2-와이어 모드의 현재의 디지털 핀들을 재구성하는 방법; 3) 초기화 페이즈 동안에 1-와이어 프로토콜을 사용하고(예를 들어, UART 인터페이스의 TX 핀으로서 마스터 클럭 입력을 사용) 이어서 초기화의 종료시 2 와이어 프로토콜로 복귀하는 방법. 일 실시예에 따르면, 2-와이어 인터페이스 모드에 있을 때 사용되지 않는 모든 현재의 디지털 핀들은 아날로그 프론트 엔드에서 서로 다른 구성들을 선택하기 위해 하드 로직 입력들이 되도록 재구성된다. 외부 EEPROM 해결책은 훨씬 더 큰 유연성을 제공할 수 있고, 이는 핀 카운트를 줄이지만, 시스템에 상당한 비용, 종종 추가 디지털 분리 채널 비용과 동등하거나 또는 그보다 많은 비용을 추가시키며 그것은 사용을 실제적이지 않게 한다(이 점에서, 프로토콜에 직렬 데이터 입력을 추가하고 또한 상기 구성을 저장하기 위해 메인 MCU 형의 메모리를 사용하는 것이 더 간단할 것이다). 현재의 핀들을 재사용하는 본 해결책은 매우 비용면에서 효과적이고, 대부분의 어플리케이션들을 처리하기에 충분한 유연성을 제공한다. 1 와이어 프로토콜(바람직하게 UART) 해결책은 아날로그 프론트 엔드를 프로그램하는데 많은 구성 비트들이 필요할 경우 보다 효과적으로 된다. 그러나 이 해결책은 이러한 프로토콜을 처리할 수 있는 추가의 내부 회로를 필요로 한다. 또한, 이 신규의 2-와이어 인터페이스는 마스터 MCU내에 핀들을 더 세이브하기 위해 인에이블 기능을 갖는 분리기들과 함께 사용될 수 있다. 프레임 및 데이터는 출력에서, 다상 출력 데이터가 직렬로 생성될 수 있고 또한 마스터 MCU에 의해 직렬로 검색될 수 있도록 가능하게는 프레임 카운터에 의해 단일 데이터의 전송마다 다수 회 생성될 수 있다. 이 경우, 마스터 CPU는 각 분리기를 독립적으로 그리고 직렬적으로 하나씩 선택하고, 대응 데이터를 검색한 다음 이후 또 하나의 페이즈로 스위치한다. 이에 의해 모든 분리기들의 데이터 출력을 다중화할 수 있다. 마스터 클럭은 동기화될 필요가 있으므로, 단지 1개의 핀이 모든 페이즈들에 대해 마스터 클럭을 생성하는데 사용될 수 있다. 따라서 전체적으로, 인에이블을 가진 분리기들(isolators with enable)이 사용된다면, 페이즈마다 단지 2개의 핀에 1개의 인에이블 핀이 임의 수의 페이즈들에 대해 이 인터페이스를 처리하는데 필요하다. 이 경우, 동기화 손실은 MCU에서의 후 처리 및 보간에 의해 처리될 수 있다. 도 2에 도시한 디바이스에서 표준 SPI 인터페이스는 예를 들어, 채널마다 매우 고가일 수 있는 4개의 디지털 분리된 라인들을 필요로 한다. 채널당 분리기들의 최소 수는 단방향 인터페이스의 경우 2개이고, 클럭 입력 및 데이터 출력을 포함한다. 클럭 입력은 모든 페이즈들 사이의 동기화의 요건 때문에 필요하다. 비 분리형 센서들을 위해 특수 파트(part)들을 갖도록 요구되는 디바이스 제조자들에게는, 비용이 문제(재고, 증명,...)될 수 있다. 더욱이 비 분리형 센서들이 보다 일반화되었다(CT 비용이 더 올라간다). 다양한 실시예들에 따르면, 표준 SPI 인터페이스 및 2개의 양방향 와이어 인터페이스 둘 다를 갖는 AFE 디바이스가 설계될 수 있다. 다양한 실시예들에 따르면, SPI 인터페이스로부터 시작하고 이 SPI 인터페이스를 간략화하는 것은 전술한 바와 같은 특정한 문제들을 해결할 수 있다: 예를 들어, 상기 디바이스가 모든 내부 설정치를 정할 수 있는 경우, 마스터 디바이스로부터의 어떠한 통신도 필요치 않으므로 SDI 핀은 제거될 수 있다. 이러한 동작 모드에서, SDO는 단지 X 수의 클럭마다 ADC 데이터를 주기적으로 출력한다. 따라서 이 모드의 경우에, 어떠한 명령들도 필요하지 않고, 단지 주기적인 프레임 출력이 필요하기 때문에 데이터 준비 핀 DR 및 칩 선택 CS 핀들은 제거될 수 있거나 또는 그렇지 않으면, 데이터 준비 핀 DR 및 칩 선택 CS 핀들이 사용될 수 있다. 이는 디바이스의 구성을 변화시키기 위해 설정치들을 하드코드화하도록 VDD 또는 GND에 설정된 외부 핀들을 가질 가능성을 제공한다. 따라서 현재의 디지털 I/O 핀들은 이 인터페이스 모드의 로직 입력들이 되도록 재구성될 수 있다. 인터페이스 선택은 하드 로직 입력으로써 수행될 수 있다. 디지털 I/O 핀들은 또한 ADC에 의해 레벨들이 검출 및 인식될 수 있는 다중 레벨 로직 입력들이 되도록 재구성될 수 있으며, 상기 ADC는 단지 전원 투입시 또는 초기화 페이즈에서 인에이블될 수 있다. 다수의 레벨들은 각 핀 상의 저항 분류기 또는 플로팅 노드 검출기(이 검출기에 의해 로직 0 또는 로직 1과 이외에 또 하나의 다른 상태를 가질 수 있음)로써 구현될 수 있다. 이 실시예는 핀마다 더 많은 구성들을 갖는 것을 허용한다. 도 3은 두 개의 모드들 중 한 모드에서 동작할 수 있으며, 또한 예를 들면 표준 4 와이어 SPI 인터페이스를 갖는 특정한 현재의 아날로그 프론트 엔드 디바이스들과 어느 정도 호환성이 있는 핀-투-핀으로 설계될 수 있는 독립형 아날로그 프론트 엔드 디바이스(300)의 실시예를 도시한다. 핀 MODE에 의해 설정된 동작 모드에 따라 상기 디바이스는 표준 SPI 인터페이스 또는 2개의 단방향 와이어 인터페이스와 함께 동작한다. 도 3에 도시한 실시예는 다중 기능 핀들을 갖는 변형된 핀 레이아웃을 갖는다. 따라서 이들 핀들은 동작 모드에 따라 서로 다른 기능성을 가질 수 있다. 예를 들어, 발진기 핀 OSC1은 또한 클럭 입력 핀(clock in pin) 또는 이득 설정 핀 GAIN0으로서 사용될 수 있다. 발진기 핀 OSC2는 또한 모드 핀 MODE로서 사용될 수 있다. 데이터 준비 핀 DR은 이득 설정을 위해 핀 GAIN1으로서 사용될 수 있다. 리셋 핀은 오버샘플링 OSR0을 위한 구성 핀으로서 사용될 수 있다. SPI 인터페이스 핀 SPI는 오버샘플링 OSR1을 위한 또 하나의 구성 핀으로 사용될 수 있고, 또한 칩 선택 핀은 부스트 설정을 위한 핀 BOOST로서 사용될 수 있다. 나머지 핀들은 종래의 아날로그 프론트 엔드 디바이스의 경우와 동일할 수 있다. 따라서 다기능 핀들은 2개의 단방향 와이어 모드에서 동작하는 경우 디바이스의 오버샘플링 속도, 이득 및 부스트 기능을 정의하는데 사용될 수 있다. 도 3b는 다른 핀 레이아웃들이 2개의 서로 다른 동작 모드들을 허용하는 것이 가능한 것을 도시한다. 도 3b에 도시한 아날로그 프론드 엔드 디바이스(350)의 실시예에 따르면, 유저는 디바이스가 2개의 서로 다른 모드 설정치들에서 동작하는 것을 허용하는 OSC2 핀 로직 선택에 의해 표준 SPI 또는 2개의 와이어를 선택할 수 있다. 예를 들어, 핀 14 (OSC2)가 로직 "0"으로 설정된다면 디바이스는 SPI 인터페이스를 갖는 표준 프론트 엔드 디바이스로서 동작한다. 핀 14가 로직 "1"로 설정된다면, 디바이스는 도 3a에 도시한 디바이스와 유사하게 동작한다. SPI 인터페이스(SDO/SCK/SDI/CSN)는 모드 "0"에서 핀 1을 통한 리셋 기능을 포함하는 완전 4-와이어 SPI 인터페이스를 제공한다. 이 모드는 예를 들어 분리형 센서들에 사용될 수 있다. 2-와이어 인터페이스(SDO/SCK)는 모드 1에서 예를 들어 2개의 단방향 경로들을 포함하는 1개의 양방향 디지털 분리기만을 필요로 한다. 이 모드는 다상 션트 미터들과 같이 비 분리형 어플리케이션들을 위해 특별하게 설계된다. 도 3b에 도시된 특정 실시예에 따르면, 단지 핀(15)을 통한 외부 클럭 입력이 선택되어, 디폴트 모드가 되는 경우, OSC2 핀은 인터페이스 모드(2 또는 4 와이어)를 검출하는데 사용될 수 있다. 따라서 핀들 1, 15, 16, 17, 20은 본 실시예에 따른 선택된 인터페이스에 따라 듀얼 기능성을 갖는다. 도 3c는 2개의 디지털 분리기들에 의해 마이크로컨트롤러(360)에 결합된 도 3a 또는 도 3b에 도시한 바와 같은 아날로그 프론트 엔드 디바이스(300/500)의 실시예를 도시한다. 도면에서 볼 수 있는 바와 같이, 하나의 구동 방향을 이용하는 하나의 라인만이 필요하다. SDO는 아날로그 프론트 엔드 디바이스(300/350)로부터 MCU(360)로 전송하고 또한 MCU(360)는 클럭 신호를 상기 아날로그 프론트 엔드 디바이스(300/350)로 전송한다. 도 4a는 아날로그 프론트 엔드 디바이스의 동작 모드가 SPI 모드로부터 2 단방향 와이어 모드로 스위치되는 경우, 일 실시예에 따른 특정 신호들을 도시한다. 또 하나의 다른 실시예에 따르면, 아날로그 프론트 엔드 디바이스는 클럭 신호가 정의된 로직 레벨 또는 플로팅에서 특정 시간 동안 유지되는 경우, 자동적으로 리셋될 수 있다. 이는 임의의 추가의 핀을 필요로 하지 않고 2-와이어 인터페이스 내에 리셋 기능성을 제공한다. 또 하나의 다른 실시예에 따르면, 디바이스가 워치독 타이머에 의해 리셋되는 경우, 예를 들어, 클럭 신호가 클럭 입력에서 로직 하이를 충분히 길게 유지한다면, 파트를 프로그램하도록 1 와이어 프로토콜을 사용하는 전원 투입 초기화 페이즈가 있는 경우, 파트는 초기화 페이즈로 복귀할 수 있다. 기본적으로, 워치독(watchdog) 타이머 리셋은 전원 투입 리셋(power on reset)과 동일한 우선순위를 가지므로, 리셋이 발생할 경우에 초기화 페이즈로 다시 스위치하는 것을 의미하는, 파트를 재프로그램하는 것이 필요할 수 있다. 파트를 (UART 인터페이스의 TX만을 이용하는 것과 같이)1 와이어 프로토콜로써 적절히 구성하기 위해 파트가 초기화 페이즈의 시작에서 동작한다면, 워치독 타이머 리셋이 처리되는 경우, 파트는 이 제1 단계로 복귀할 수 있어야 한다. 도 4b는 다양한 실시예에 따른 내부 신호들 및 2 와이어 인터페이스의 다양한 신호의 타이밍을 도시한다. 프레임은, 높은 보안성(16비트 프레임) 또는 고정됨(8비트 프레임)을 위해 하드 로직 입력들(OSR/GAIN/BOOST) 설정치들에 따라 구성될 수 있다. 각 채널의 DATA는 여기서 24비트 폭을 갖는다. 모든 데이터의 클럭킹 아웃은 프레임 비트 크기에 따라 2채널의 경우 56 또는 64 MCLK 기간들을 취한다. 데이터 준비는 4xOSR(최소 256 MCLK 기간들)마다 발생할 수 있다. 이는 더 높은 수의 채널들 및 하드 로직 입력들로 확장될 수 있다. 도 5는 다양한 실시예들에 따른 3 디바이스들을 갖는 시스템(500)을 도시한다. 3개의 아날로그 프론트 엔드 디바이스들(510, 520, 530)은 각 페이즈마다 하나씩 제공된다. 단지 2개의 디지털 분리기들(515, 517; 525, 527, 및 535, 537)만이 필요하며, 여기서 클럭 신호들은 마스터 MCU(540)의 단일 클럭 출력에 접속되고, 또한 세 개의 별개의 데이터 입력 핀들이 분리된 데이터 라인들에 접속하도록 MCU(540)에 의해 제공된다. 도 6은 시스템(600)을 도시하며 여기서 별개의 클럭 신호들이 관련된 MCU(610)에서 각 2 와이어 인터페이스에 제공된다. 도 7은 3개의 디바이스들을 결합하기 위해 SPI 인터페이스를 이용하는 마이크로컨트롤러(710)를 구비한 관련 시스템(700)을 다시 도시하는데, 여기서, 2-와이어 인터페이스가 각 아날로그 프론트 엔드 디바이스(720, 730, 740)에서 구현된다. 여기서, 디지털 2 방향 분리기들(750, 760 및 770)이 제공되는데, 여기서 각 분리기는 또한 MCU(710)에 의해 제어될 수 있는 칩 선택 입력을 포함한다. 다른 주변 디바이스들은 도 7에 도시한 바와 같이 시스템(700)에서 구현될 수 있다. 도 7은 또한 각 페이즈에서 각 AFE(720, 730, 740)를 위한 용량형 전원 유닛들의 배치를 도시한다. 도 8은 예를 들어, 도 3a 또는 도 3b에 도시된 디바이스 또는 다중 동작 모드들에서 동작하도록 설계된 임의의 다른 디바이스를 위해 모드 설정치를 디코딩할 수 있는 내부 회로(800)의 실시예를 도시하는데, 여기서 발진기 입력 핀들 중 하나는 모드 선택을 위해 사용된다. 2개의 발진기 핀들의 완전한 기능을 공유할 수 있도록 하기 위해 회로(800)는 풀업 또는 풀 다운 조건과 같은 전원 투입시 또는 임의의 다른 적합한 신호에서 핀 OSC2의 상태를 디코드하는 인터페이스 모드 선택기를 사용하도록 설계될 수 있다. 다양한 어플리케이션들에서, MCU와 AFE 디바이스 사이에 최소수의 접속이, 필요한 분리 장벽의 수를 저감하고 또한 궁극적으로는 시스템 비용을 저감하기 위해, 필요하다. 이는 핀들 SCK/MCLK 및 SOD 각각에서의 CLOCK 및 DATA만을 갖는 2-와이어 인터페이스가 제공되는 이유이다. MCU와 동기화할 수 있도록 하기 위하여 이 모드에서 MCU에 의해 클럭이 외부적으로 제공된다. 수정 발진기는 2-와이어 모드에서 결코 인에이블되지 않는다. CLOCK 핀(SCK/MCLK)은 두 가지 목적을 수행한다: 구현에 따라 두 개의 또는 단일 ADC들에 MCLK를 연속적으로 제공하는 것 및 출력 데이터를 위해 직렬 클럭을 제공하는 것. SCK/MCLK 상의 클럭은 적절한 동작을 위해 고정 주파수에서 연속적으로 구동되어야 한다. 이 모드에서, 상기 두 SCK 및 MCLK는 동일하고 동기화되며, 또한 왜곡을 저감하는데 도움을 준다. 이 모드에서 인터페이스는 직렬 입력을 갖지 않는다. 이 인터페이스는 항상 SDO 핀을 구동하는 직렬 출력을 단지 갖는다. SDO는 이 모드에서 결코 고 임피던스에 있지 않다. (DRCLK 속도에서 발생하는) 각 내부 데이터 준비시, 데이터는 소정의 프레임에서 SDO 상에서 클럭 아웃된다. 프레임은 64비트를 갖고, 각 데이터 준비에 대하여 4회 반복된다. 다음의 데이터 준비를 위해 최종 프레임의 최종 비트와 제1 프레임의 제1 비트 사이에서 SDO는 로직 LOW에서 유지되는데, 이는 디지털 분리기들이 일반적으로 로직 로우 입력 상태에서는 더 적은 전류를 소모하기 때문이다. 각 프레임은 2개의 식별 및 동기화 바이트들, 다음에 채널10 제1 (24비트) 및 채널11 최종(24비트)의 ADC 데이터를 포함한다. 16 비트 ADC 폭은 이 모드에서 디스에이블될 수 있다. 4 프레임들이 또한 제1 클럭 기간(여기서, ADC들 출력들은 디폴트(0x000000h) 상태에 있음)에서 제공되고, 제1 클럭 기간은 시작 변환의 확인으로서 작용하고 또한 동기화에 도움을 준다. 또한, 보다 유연한 유연성을 제공하기 위해, 디지털 입력 핀들 중 5개(OSC1, RESET, CS, DR, SDI)는 디지털 입력 핀들이 되기 위해 재매핑되고, 이제는 이들 핀들에 적용된 단순한 로직 상태들로써 파트의 몇 개의 설정치들을 제어할 수 있다(섹션 10.2 참조). 이들 핀들은 로우 전력 어플리케이션들을 위해 바람직하게 정의된 로직 상태들을 가질 필요가 있다. MDAT0/1 핀들은 이 2-와이어 인터페이스 모드에서 항상 인에이블될 수 있고, 따라서 비트 스트림 출력들 및 분리 장벽들을 필요로 하는 추가 어플리케이션들이 동일 칩으로써 용이하게 실현될 수 있다. 이들 핀들이 사용되지 않는 다면, 이들 핀들은 플로팅 상태에 놓여 질 필요가 있다. 전형적인 전력 계량 3상 션트 어플리케이션에 있어서, CH0는 전류 채널로서 사용되도록 예정되는데 그 이유는 이득이 실시예에 따라 채널0(로우 션트 값 어플리케이션들에 필요한 최대 32x)에서만 제어될 수 있기 때문이다. 모든 채널들 사이의 추가 보안성을 위해, 분리기들은 각 핀에 대해 별개의 칩 선택 신호들 CS와 함께 사용될 수 있다. 이에 의해, 파트들 중 하나가 동기화를 벗어나거나 또는 MCU에 의해 제공된 클럭 에지들 모두를 적절하게 수신하지 않은 경우에는, 하나 이상의 기간들 동안 클럭을 마스크하게 된다. 도 9는 오버샘플링 속도에 따른 가능한 프레임 구조들(900 및 950)을 도시한다. 프레임된 데이터 세트는 각 데이터 준비 사이에서 4회 반복될 수 있다. 이것에 의해, 각 분리기가 칩 선택 또는 인에이블 핀을 갖고 또한 각 칩 선택이 MCU에 의해 정확하게 구동된다면, 중립 측정을 또한 필요로 하는 3상 미터들의 경우에, 최대 4 아날로그 프론트 엔드 디바이스들로부터 데이터를 수집하는데 MCU 상의 단일 SDI 핀이 사용될 수 있다. 프레임들 각각은 실시예에 따라 또 하나의 프레임으로부터 인식되는 프레임 카운트를 통합할 수 있다. 이 프레임은 또한 데이터 전송의 완전성이 또 다른 실시예에 따라 검증 및 보장될 수 있도록 프레임의 끝에 첵섬(checksum) 및/또는 CRC 첵섬을 포함할 수 있다. 프레임된 데이터는 16 비트 프레임 레지스터(910), 이어서 2개의 24비트 채널 데이터, 첫 번째의 채널 0, 다음에 채널 1로 구성된다. 이 실시예에 따른 프레임 레지스터는 2바이트의 길이이고, 제1 바이트는 OSR, PGA, 및 BOOST 설정치들을 포함한다. 제1 바이트는 또한 (4 반복된 프레임들 중에서) 유저가 어느 프레임을 클럭킹 아웃하는지에 관한 정보를 제공하기 위해 2비트를 포함한다. 이는 어느 칩이 하나의 SDI를 구비한 시스템 및 칩 선택부들을 갖는 분리기들에서 현재 판독되고 있는지에 관한 정보를 추출하는데 사용될 수 있다. 마이크로컨트롤러와의 통신을 동기화를 시도하는 경우에, 추가로 확인(confidence)을 제공하기 위해 프레임 레지스터(1410)의 제2 바이트는 단일 0xA5일 수 있다. 도 10은 핀들 OSR0 또는 OSR1을 통해 오버샘플링 설정치와 관련한 데이터 출력 타이밍 도(1000)를 도시한다. 이 실시예에 따르면, 4개의 서로 다른 설정치들이 핀들 OSR0 및 OSR1 예를 들어, OSR=64, OSR=128, OSR=256 및 OSR=512를 통해 구성될 수 있다. 여기서, 프레임은 1 출력 핀을 사용하여 최대 4상 다중화된 데이터 어플리케이션들 인에이블하기 위해 데이터 준비마다(OSR 마다 하나의 데이터 준비) 4회 반복된다. FRM0/1/2/3은 각 데이터 준비에 대하여 동일하고, 단지 2개의 카운터 비트들(cn0/1)은 프레임 카운트를 보고하도록 변화한다. 도면에서 볼 수 있는 바와 같이, 아날로그 프론트 엔드 디바이스는 채널들에 대한 데이터가 제로로 설정되는 제1 프레임을 출력하는데, 상기 제로는 리셋 조건을 나타내고, 여기서 리셋은 시간 t 0 에서 발생하는 것으로 여겨진다. 이후, 다음 2개의 데이터 준비 이벤트들의 경우에, 어떠한 새로운 데이터를 아직 이용할 수 없어서 이에 따라 프레임 출력이 발생하지 않는 정착 시간(settling time)이 적용된다. 시간 t3에서, 디바이스는 완전하게 동작하고, 프레임들을 연속적으로 출력할 수 있으며, 여기서, 토우(toe) 출력 데이터가 오버샘플링 속도와 무관하게 동일한 속도로 항상 전송된다는 사실로 인해, 오버샘플링에 따라 도 10에 도시한 바와 같이 프레임들 사이에서 각각의 시간 갭들이 발생할 수 있다. 도 11은 또 다른 하나의 실시예에 따른 타이밍 도를 도시한다. 여기서, 어떠한 초기 "제로" 프레임도 출력되지 않는다. 이보다는 SDO 라인은 고 임피던스로부터 시작을 나타내는 로직 "0"으로 이동한다. 도 11은 또한 가능한 클럭 관계 및 모드 선택 신호를 도시한다. |
