| 说明书全文 |
아날로그-디지털 변환기의 테스트 장치 및 테스트 방법{APPARATUS AND METHOD FOR TESTING ANALOG-TO-DIGITAL CONVERTER}
본 발명은 아날로그-디지털 변환기를 테스트하는 장치 및 방법에 관한 것이다. 본 발명은 한국과학재단 교육과학기술부의 중견연구자지원사업의 일환으로 수행한 연구로부터 도출된 것이다(과제번호 2013-8-0719, 초미세폭 3차원 반도체 제조비용 절감을 위한 설계 및 테스트 기술 연구).
최근, SOC 공정이 미세화되고, 적은 면적에 보다 많은 회로가 집적됨에 따라, 전자 회로의 테스트 신뢰도에 대한 중요성이 높아지고 있다. 많은 혼성 신호 회로의 경우, 기존 디지털 회로의 테스트 기법을 그대로 적용하는 것이 불가능하기 때문에 더 많은 노력과 비용이 요구된다. 이러한 혼성회로에서 아날로그-디지털 변환기는 전체적인 성능에 직접적인 영향을 주기 때문에 더욱 정밀하게 테스트할 필요가 있지만, 변환기의 동작 속도 및 해상도가 점차 증가하면서 정확한 테스트 결과를 얻는 것이 매우 어려워지고 있다. 이와 관련하여, 아날로그-디지털 변환기를 자체적으로 내장 테스트하는 기법들이 연구되고 있으나, 아날로그 테스트 신호를 정확히 생성하여 인가하는 것에 어려움이 따르고 있으며, 아날로그 테스트 신호를 생성하는 과정에서 발생하는 노이즈 또한 해결되어야 할 문제로 남아 있다. 한편, 파이프라인 아날로그-디지털 변환기(pipeline analog-to-digital converter)를 히스토그램(histogram) 방식으로 테스트하는 기법의 경우, 파이프라인 아날로그-디지털 변환기의 스테이지들 각각에서 출력되는 1.5 비트 출력 값('00', '01', '10')은 파이프라인 래치(pipeline latch)의 2비트 래치에 순차적으로 저장되며, 파이프라인 래치에 저장된 출력 값은 디지털 에러 보정 회로(digital error correction circuit)를 거친 후 출력 값으로 결정된다. 스테이지에 포함되어 있는 서브 디지털-아날로그 변환기, 서브 증폭 모듈에 고장 발생시, 다음 스테이지에 지속적으로 영향을 미치기 때문에 큰 문제가 된다. 종래에는 아날로그-디지털 변환기를 히스토그램 방식으로 테스트시 필요로 하는 히스토그램의 데이터 용량이 너무 크고, 이로 인하여 테스트 시간이 길어지는 단점을 갖는다.
본 발명은 적은 데이터 처리량으로 아날로그-디지털 변환기를 테스트할 수 있고, 테스트 시간을 단축시킬 수 있는 아날로그-디지털 변환기의 테스트 장치 및 방법을 제공하는 것을 목적으로 한다. 본 발명이 해결하고자 하는 다른 과제는 아날로그-디지털 변환기의 각 스테이지의 서브 모듈(예를 들어, 서브 디지털-아날로그 변환기, 서브 증폭 모듈)의 고장을 판단할 수 있는 아날로그-디지털 변환기의 테스트 장치 및 방법을 제공하는 것에 있다. 본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 측면에 따른 아날로그-디지털 변환기의 테스트 장치는, 직렬 연결되고, 입력 신호에 대응하는 디지털 신호들을 순차적으로 출력하는 복수의 스테이지를 포함하는 아날로그-디지털 변환기의 테스트 장치로서, 상기 복수의 스테이지 각각으로부터 출력되는 디지털 신호의 빈도 수를 비트 값 별로 누적하여 상기 복수의 스테이지 각각에 대해 서브 히스토그램 데이터를 생성하는 히스토그램 데이터 생성부; 및 상기 복수의 스테이지 각각에 대하여 생성된 상기 서브 히스토그램 데이터에 기초하여, 상기 복수의 스테이지 각각의 이상 여부를 판단하는 히스토그램 데이터 분석부를 포함한다. 본 발명의 일 실시 예에서, 상기 히스토그램 데이터 분석부는, 상기 복수의 스테이지 중 하위 레벨의 스테이지에 대한 서브 히스토그램 데이터에 기초하여, 상위 레벨의 스테이지를 구성하는 서브 모듈의 이상 여부를 판단한다. 본 발명의 일 실시 예에서, 상기 복수의 스테이지 각각은, 상기 입력 신호 또는 상위 레벨의 스테이지로부터 출력되는 출력 신호를 변환하여 상기 디지털 신호를 출력하는 서브 아날로그-디지털 변환기; 상기 디지털 신호를 아날로그 신호로 변환하는 서브 디지털-아날로그 변환기; 상기 입력 신호 또는 상기 출력 신호와, 상기 아날로그 신호 간의 차이 값을 산출하는 서브 감산기; 및 상기 차이 값을 2 배로 증폭하는 서브 증폭 모듈을 포함한다. 본 발명의 일 실시 예에서, 상기 서브 모듈은, 상기 서브 디지털-아날로그 변환기 및 상기 서브 증폭 모듈 중의 적어도 하나를 포함한다. 본 발명의 일 실시 예에서, 상기 서브 디지털-아날로그 변환기는, '00', '01' 및 '10' 중 어느 하나에 해당하는 상기 디지털 신호를 출력한다. 본 발명의 일 실시 예에서, 상기 히스토그램 데이터 분석부는, 상기 하위 레벨의 스테이지에 대한 서브 히스토그램 데이터의 상위 비트 값의 누적 빈도 수와 하위 비트 값의 누적 빈도 수를 더하는 가산기; 상기 하위 레벨의 스테이지에 대한 서브 히스토그램 데이터의 상기 하위 비트 값의 누적 빈도 수에서 상기 하위 비트 값의 누적 빈도 수를 감산하는 감산기; 및 상기 가산기의 출력 값으로부터, 상기 하위 레벨의 스테이지에 대한 서브 히스토그램 데이터의 중간 비트 값의 누적 빈도 수를 나누는 제산기를 포함한다. 본 발명의 일 실시 예에서, 상기 히스토그램 데이터 분석부는, 상기 감산기의 출력 값에 기초하여 상기 서브 디지털-아날로그 변환기의 차동 비선형 오차 값을 산출한다. 본 발명의 일 실시 예에서, 상기 히스토그램 데이터 분석부는, 상기 제산기의 출력 값으로부터 상기 서브 증폭 모듈의 이득을 산출한다. 본 발명의 일 실시 예에서, 상기 아날로그-디지털 변환기의 테스트 장치는, 매 클록마다, 상기 복수의 스테이지 각각으로부터 출력되는 디지털 신호를 상기 히스토그램 데이터 생성부에 병렬적으로 전달하는 2 비트 래치들을 포함하는 파이프라인 래치(pipeline latch)를 더 포함한다. 본 발명의 일 실시 예에서, 상기 히스토그램 데이터 생성부는, 상기 파이프라인 래치로부터 전달되는 상기 디지털 신호의 빈도 수를 비트 값 별로 누적하는 파이프라인 래치 분석기; 상기 디지털 신호의 누적된 빈도 수에 따라 스테이지마다 서브 히스토그램 데이터를 생성하는 서브 스테이지 히스토그램 생성부; 및 상기 매 클록마다 업데이트되는 상기 서브 히스토그램 데이터를 히스토그램에 반영하는 히스토그램 업데이터를 포함한다. 본 발명의 일 실시 예에서, 상기 파이프라인 래치 분석기는, 상기 상위 레벨의 스테이지로부터 출력되는 제1 디지털 신호의 비트 값을 판단하는 복수의 제1 AND 게이트; 상기 복수의 제1 AND 게이트의 출력을 입력받고, 상기 제1 디지털 신호의 비트 값 별로 상기 하위 레벨의 스테이지로부터 출력되는 제2 디지털 신호의 비트 값을 판단하는 복수의 제2 AND 게이트; 및 상기 복수의 제2 AND 게이트의 출력을 입력받고, 상기 제1 디지털 신호의 비트 값 별로 상기 제2 디지털 신호의 비트 값을 누적하여 카운트하는 복수의 카운터를 포함한다. 상기 과제를 해결하기 위한 본 발명의 다른 일 측면에 따르면, 직렬 연결되고, 입력 신호에 대응하는 디지털 신호들을 순차적으로 출력하는 복수의 스테이지; 상기 복수의 스테이지 각각으로부터 출력되는 디지털 신호의 빈도 수를 비트 값 별로 누적하여 상기 복수의 스테이지 각각에 대해 서브 히스토그램 데이터를 생성하는 히스토그램 데이터 생성부; 및 상기 복수의 스테이지 각각에 대하여 생성된 상기 서브 히스토그램 데이터에 기초하여, 상기 복수의 스테이지 각각의 이상 여부를 판단하는 히스토그램 데이터 분석부를 포함하는 아날로그-디지털 변환기가 제공된다. 본 발명의 일 실시 예에서, 상기 히스토그램 데이터 분석부는, 상기 복수의 스테이지 중 하위 레벨의 스테이지에 대한 서브 히스토그램 데이터에 기초하여, 상위 레벨의 스테이지를 구성하는 서브 모듈의 이상 여부를 판단한다. 본 발명의 일 실시 예에서, 상기 복수의 스테이지 각각은, 상기 입력 신호 또는 상위 레벨의 스테이지로부터 출력되는 출력 신호를 변환하여 상기 디지털 신호를 출력하는 서브 아날로그-디지털 변환기; 상기 디지털 신호를 아날로그 신호로 변환하는 서브 디지털-아날로그 변환기; 상기 입력 신호 또는 상기 출력 신호와, 상기 아날로그 신호 간의 차이 값을 산출하는 서브 감산기; 및 상기 차이 값을 2 배로 증폭하는 서브 증폭 모듈을 포함한다. 본 발명의 일 실시 예에서, 상기 아날로그-디지털 변환기는, 매 클록마다, 상기 복수의 스테이지 각각으로부터 출력되는 디지털 신호를 상기 히스토그램 데이터 생성부에 병렬적으로 전달하는 2 비트 래치들을 포함하는 파이프라인 래치(pipeline latch)를 더 포함한다. 상기 과제를 해결하기 위한 본 발명의 또 다른 일 측면에 따르면, 직렬 연결되고, 입력 신호에 대응하는 디지털 신호들을 순차적으로 출력하는 복수의 스테이지를 포함하는 아날로그-디지털 변환기를 테스트하는 방법으로서, 상기 복수의 스테이지 각각으로부터 출력되는 디지털 신호의 빈도 수를 비트 값 별로 누적하여 상기 복수의 스테이지 각각에 대해 서브 히스토그램 데이터를 생성하는 단계; 및 상기 복수의 스테이지 각각에 대하여 생성된 상기 서브 히스토그램 데이터에 기초하여, 상기 복수의 스테이지 각각의 이상 여부를 판단하는 단계를 포함하는 아날로그-디지털 변환기의 테스트 방법이 제공된다. 본 발명의 일 실시 예에서, 상기 이상 여부를 판단하는 단계는, 상기 복수의 스테이지 중 하위 레벨의 스테이지에 대한 서브 히스토그램 데이터에 기초하여, 상위 레벨의 스테이지를 구성하는 서브 모듈의 이상 여부를 판단한다. 본 발명의 일 실시 예에서, 상기 이상 여부를 판단하는 단계는, 상기 하위 레벨의 스테이지에 대한 서브 히스토그램 데이터의 상위 비트 값의 누적 빈도 수와 하위 비트 값의 누적 빈도 수를 더하는 단계; 상기 하위 레벨의 스테이지에 대한 서브 히스토그램 데이터의 상기 하위 비트 값의 누적 빈도 수에서 상기 하위 비트 값의 누적 빈도 수를 감산하는 단계; 및 상기 가산기의 출력 값으로부터, 상기 하위 레벨의 스테이지에 대한 서브 히스토그램 데이터의 중간 비트 값의 누적 빈도 수를 나누는 단계를 포함한다. 본 발명의 일 실시 예에서, 상기 이상 여부를 판단하는 단계는, 상기 감산기의 출력 값에 기초하여 상기 서브 디지털-아날로그 변환기의 차동 비선형 오차 값을 산출한다. 본 발명의 일 실시 예에서, 상기 이상 여부를 판단하는 단계는, 상기 제산기의 출력 값으로부터 상기 서브 증폭 모듈의 이득을 산출한다.
본 발명의 실시 예에 의하면, 적은 데이터 처리량으로 아날로그-디지털 변환기를 테스트할 수 있고, 테스트 시간을 단축시킬 수 있는 아날로그-디지털 변환기의 테스트 장치 및 방법을 제공하는 것을 목적으로 한다. 또한, 본 발명의 실시 예에 의하면, 아날로그-디지털 변환기의 각 스테이지의 서브 모듈(예를 들어, 서브 디지털-아날로그 변환기, 서브 증폭 모듈)의 고장을 판단할 수 있다. 본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 테스트 장치를 개략적으로 보여주는 구성도이다.
도 2는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기를 구성하는 스테이지의 구성도이다.
도 3은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 테스트 장치를 좀 더 구체적으로 보여주는 도면이다.
도 4는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 테스트 장치를 구성하는 히스토그램 데이터 생성부를 좀 더 자세히 보여주는 구성도이다.
도 5는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 테스트 장치를 구성하는 파이프라인 래치 분석기를 좀 더 자세히 보여주는 구성도이다.
도 6은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 테스트 장치에 의해 생성되는 디지털 신호들을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 테스트 장치에 의해 생성되는 서브 히스토그램 데이터를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 테스트 장치를 구성하는 히스토그램 데이터 분석부의 구성도이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술하는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되지 않으며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 갖는다. 공지된 구성에 대한 일반적인 설명은 본 발명의 요지를 흐리지 않기 위해 생략될 수 있다. 본 발명의 도면에서 동일하거나 상응하는 구성에 대하여는 가급적 동일한 도면부호가 사용된다. 한편, 본 명세서 전체에서 사용되는 '~부', '~기', '~블록', '~모듈' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미할 수 있다. 예를 들어 소프트웨어, FPGA 또는 ASIC과 같은 하드웨어 구성요소를 의미할 수 있다. 그렇지만 '~부', '~기', '~블록', '~모듈' 등이 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '~부', '~기', '~블록', '~모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '~부', '~기', '~블록', '~모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들 및 변수들을 포함한다. 구성요소들과 '~부', '~기', '~블록', '~모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '~부', '~기', '~블록', '~모듈'들로 결합되거나 추가적인 구성요소들과 '~부', '~기', '~블록', '~모듈'들로 더 분리될 수 있다. 본 발명의 실시 예에 따른 아날로그-디지털 변환기의 테스트 장치는 아날로그-디지털 변환기의 스테이지들에서 매 클록 발생시마다 출력되는 디지털 신호의 비트 값 별 누적 빈도 수를 히스토그램 분석하여, 각 스테이지의 내부 모듈(예를 들어, 서브 디지털-아날로그 변환기, 서브 증폭 모듈)의 고장 유무를 판단한다. 본 발명의 실시 예에 의하면, 적은 데이터 처리량으로 아날로그-디지털 변환기를 테스트할 수 있으며, 아날로그-디지털 변환기의 테스트 시간을 단축할 수 있다. 또한, 본 발명의 실시 예에 의하면, 아날로그-디지털 변환기의 각 스테이지의 서브 모듈의 고장을 판단할 수 있으며, 테스트 정확도를 향상시킬 수 있다. 도 1은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 테스트 장치를 개략적으로 보여주는 구성도이다. 도 1을 참조하면, 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 테스트 장치(100)는 복수의 스테이지(111,112,113)를 포함하는 아날로그-디지털 변환기(110)를 테스트할 수 있다. 도 1의 실시 예에서, 아날로그-디지털 변환기(110)는 파이프라인 아날로그-디지털 변환기로 제공된다. 이러한 파이프라인 아날로그-디지털 변환기는 각 스테이지(111,112,113)에서 출력되는 디지털 신호가 병렬적인 형태로 처리되며, 각 스테이지(111,112,113)가 파이프라인 방식으로 동시에 동작하기 때문에 고속 환경에 적합하다. 아날로그-디지털 변환기(110)는 직렬 연결되는 복수의 스테이지(111,112,113), 및 2 비트 아날로그-디지털 변환기(114)를 포함한다. 복수의 스테이지(111,112,113)는 입력 신호(IS)에 대응하는 디지털 신호들(DS1,DS2,DSn)을 순차적으로 출력한다. 각 스테이지(111,112,113)는 입력 신호(IS) 또는 상위 레벨의 스테이지로부터 출력되는 출력 신호(OS1,OS2,OSn)를 입력받아, 입력 신호(IS) 또는 출력 신호(OS1,OS2,OSn)에 대응하는 디지털 신호(DS1,DS2,DSn)를 출력한다. 상위 레벨의 스테이지로부터 출력되는 출력 신호(OS1,OS2,OSn)는 하위 레벨의 스테이지로 입력된다. 2 비트 아날로그-디지털 변환기(114)는 제n 스테이지(113)의 출력 신호를 2 비트 디지털 값으로 변환한다. 본 발명의 실시 예에 따른 아날로그-디지털 변환기의 테스트 장치(100)는 파이프라인 래치(pipeline latch)(120), 히스토그램 데이터 생성부(130), 및 히스토그램 데이터 분석부(140)를 포함한다. 파이프라인 래치(120)는 매 클록 발생시마다, 복수의 스테이지(111,112,113) 각각으로부터 출력되는 디지털 신호(DS1,DS2,DSn)를 히스토그램 데이터 생성부(130)로 병렬적으로 전달하는 다수의 2 비트 래치(2-bit latch)를 포함한다. 히스토그램 데이터 생성부(130)는 복수의 스테이지(111,112,113) 각각으로부터 출력되는 디지털 신호(DS1,DS2,DSn)의 빈도 수를 비트 값 별로 누적하여 복수의 스테이지(111,112,113) 각각에 대해 서브 히스토그램 데이터를 생성한다. 히스토그램 데이터 분석부(140)는 복수의 스테이지(111,112,113) 각각에 대하여 생성된 서브 히스토그램 데이터에 기초하여, 복수의 스테이지(111,112,113) 각각의 이상 여부를 판단한다. 본 발명의 일 실시 예에서, 히스토그램 데이터 분석부(140)는 복수의 스테이지(111,112,113) 중 하위 레벨의 스테이지에 대한 서브 히스토그램 데이터에 기초하여, 상위 레벨의 스테이지를 구성하는 서브 모듈(sub module)의 이상 여부를 판단할 수 있다. 도 2는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기를 구성하는 스테이지의 구성도이다. 도 2를 참조하면, 복수의 스테이지(111,112,113) 각각은 서브 디지털-아날로그 변환기, 서브 디지털-아날로그 변환기, 서브 감산기, 및 서브 증폭 모듈을 포함할 수 있다. 도 1 내지 도 2를 참조하면, 서브 아날로그-디지털 변환기(1101)는 입력 신호(IS) 또는 상위 레벨의 스테이지로부터 출력되는 출력 신호(OS1,OS2,OSn)를 변환하여 디지털 신호(DS)를 출력한다. 서브 아날로그-디지털 변환기(1101)는 '00', '01' 및 '10' 중 어느 하나에 해당하는 디지털 신호(DS)를 출력할 수 있다. 즉, 각 스테이지(111,112,113)에서 출력되는 디지털 신호(DS1,DS2,DSn)는 '00', '01' 및 '10' 중 어느 하나의 값을 갖는 1.5 비트 신호일 수 있다. 서브 디지털-아날로그 변환기(1102)는 서브 아날로그-디지털 변환기(1101)의 출력단으로부터 디지털 신호(DS)를 입력받는다. 서브 디지털-아날로그 변환기(1102)는 디지털 신호(DS)를 아날로그 신호(AS)로 변환한다. 서브 감산기(1103)는 서브 디지털-아날로그 변환기(1102)의 출력단으로부터 아날로그 신호(AS)를 입력받는다. 서브 감산기(1103)는 입력 신호(IS) 또는 출력 신호(OS1,OS2,OSn)와, 아날로그 신호(AS) 간의 차이 값(DI)을 산출한다. 서브 증폭 모듈(1104)은 서브 감산기(1103)의 출력단으로부터 차이 값(DI)을 입력받고, 2 배로 증폭한다. 서브 증폭 모듈(1104)의 출력 신호(OS)는 하위 레벨의 스테이지로 입력된다. 각 스테이지(111,112,113)의 서브 디지털-아날로그 변환기(1102)에 고장 발생시, 다음 스테이지의 출력 값에 영향을 미치므로, 다음 스테이지(하위 레벨의 스테이지)에서의 파이프라인 래치 값의 빈도 수 분포를 측정하여, 이전 스테이지(상위 레벨의 스테이지)의 서브 디지털-아날로그 변환기(1102)의 고장 유무를 판단할 수 있다. 서브 증폭 모듈(1104)의 고장은 다음 스테이지의 출력 값의 기울기에 영향을 미친다. 즉, 이전 스테이지(상위 레벨의 스테이지)의 서브 증폭 모듈(1104)의 이득(기울기)의 정도에 따라 다음 스테이지(하위 레벨의 스테이지)에서 서브 아날로그-디지털 변환기(1101)의 중간 비트 값('01')의 비율이 변화되는 것으로부터 이전 스테이지(상위 레벨의 스테이지)의 서브 증폭 모듈(1104)의 고장 정도를 판단할 수 있다. 따라서, 각 스테이지(111,112,113)에서 출력되는 디지털 신호(DS1,DS2,DSn)의 비트 값 별 누적 빈도 수 분포를 분석하여, 각 스테이지(111,112,113)의 서브 모듈(예를 들어, 서브 디지털-아날로그 변환기, 서브 증폭 모듈)의 고장 정보를 예측할 수 있으며, 간단한 하드웨어 추가에 의해 테스트 시간을 단축하고, 테스트 신뢰도를 높일 수 있다. 도 3은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 테스트 장치를 좀 더 구체적으로 보여주는 도면이다. 도 3을 참조하면, 파이프라인 래치(120)는 스테이지들(111,112,113)의 디지털 신호들(DS1,DS2,DSn)을 병렬로 전달하는 2 비트 래치들(121,122,123)을 포함한다. 2 비트 래치(121,122,123)는 클록마다 디지털 신호(DS1,DS2,DSn)를 순차적으로 전달한다. 2 비트 래치(121,122,123)의 개수는 n(n+1)/2 로 결정될 수 있다. k(k=1,2,...,n) 번째 스테이지로부터 출력되는 디지털 신호는 n-k+1 개의 2 비트 래치를 통해 히스토그램 데이터 생성부(130)로 전달될 수 있다. 아날로그-디지털 변환기는 각 스테이지를 지나면서 값을 순차적으로 출력하기 때문에, 고장이 발생할 수 있는 요소가 많다. 그 중 각 스테이지에 포함되어 있는 서브 디지털-아날로그 변환기, 서브 증폭 모듈에 고장이 발생하는 경우, 다음 스테이지에 영향을 지속적으로 미치기 때문에 큰 문제가 될 수 있다. 아날로그-디지털 변환기는 한 스테이지에서 2 비트를 발생하고, 이를 디지털 에러 보정부를 거치게 하여 고장에 대한 내성을 일부 갖지만, 서브 디지털-아날로그 변환기, 서브 증폭 모듈에 대해서는 그 영향이 발휘되지 않는다. 그러나, 본 발명의 실시 예에 따른 아날로그-디지털 변환기의 테스트 장치는 내부의 파이프라인 래치 값을 활용하여 아날로그-디지털 변환기를 테스트함으로써 테스트 정확도를 향상시키고, 테스트 시간을 줄임과 동시에 파이프라인 데이터 면적을 줄일 수 있다. 도 4는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 테스트 장치를 구성하는 히스토그램 데이터 생성부를 좀 더 자세히 보여주는 구성도이다. 도 4를 참조하면, 히스토그램 데이터 생성부(130)는 파이프라인 래치 분석기(131), 서브 스테이지 히스토그램 생성부(133), 및 히스토그램 업데이터(134)를 포함한다. 도 3 내지 도 4를 참조하면, 파이프라인 래치 분석기(131)는 파이프라인 래치(120)로부터 전달되는 디지털 신호(DS1,DS2,DSn)의 빈도 수를 비트 값('00', '01', '10') 별로 누적한다. 서브 스테이지 히스토그램 생성부(133)는 파이프라인 래치 분석기(131)로부터 디지털 신호(DS1,DS2,DSn)의 비트 값('00', '01', '10') 별 누적 빈도 수를 입력받는다. 서브 스테이지 히스토그램 생성부(133)는 디지털 신호(DS1,DS2,DSn)의 누적된 빈도 수에 따라 스테이지(111,112,113)마다 서브 히스토그램 데이터를 생성한다. 히스토그램 업데이터(134)는 매 클록마다 업데이트되는 서브 히스토그램 데이터를 서브 스테이지 히스토그램 생성부(133)로부터 입력받고 히스토그램에 반영한다. 본 발명의 실시 예에 따른 아날로그-디지털 변환기는 디지털 에러 보정부(digital error correction circuit)(150)를 더 포함한다. 디지털 에러 보정부(150)는 파이프라인 래치(120)로부터 제공되는 디지털 신호(DS1,DS2,DSn)를 입력받고, 이로부터 입력 신호에 대응하는 디지털 데이터를 출력한다. 디지털 에러 보정부(150)는 모든 스테이지에 대해, 하위의 스테이지에서 출력된 2 비트 값 중 첫 번째 비트와, 상위의 스테이지에서 출력된 2 비트 값 중 두 번째 비트, 및 하위의 스테이지로부터 전파된 캐리(carry)를 더한 값을 출력하고, 캐리를 보다 상위의 스테이지 측으로 전파하여, n 비트의 디지털 데이터를 출력한다. 도 5는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 테스트 장치를 구성하는 파이프라인 래치 분석기를 좀 더 자세히 보여주는 구성도이다. 도 5를 참조하면, 파이프라인 래치 분석기(131)는 복수의 제1 AND 게이트(1311), 복수의 제2 AND 게이트(1312), 및 복수의 카운터(1313)를 포함한다. 복수의 제1 AND 게이트(1311)는 상위 레벨의 스테이지(111)로부터 출력되는 제1 디지털 신호(DS1)의 비트 값을 판단한다. 복수의 제2 AND 게이트(1312)는 복수의 제1 AND 게이트(1311)의 출력을 입력받고, 제1 디지털 신호(DS1)의 비트 값('00', '01', '10') 별로 하위 레벨의 스테이지(112)로부터 출력되는 제2 디지털 신호(DS2)의 비트 값을 판단한다. 복수의 카운터(1313)는 복수의 제2 AND 게이트(1312)의 출력을 입력받고, 제1 디지털 신호(DS1)의 비트 값('00', '01', '10') 별로 제2 디지털 신호(DS2)를 비트 값('00', '01', '10') 별로 누적하여 카운트한다. 도 6은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 테스트 장치에 의해 생성되는 디지털 신호들을 예시적으로 보여주는 도면이다. 도 6에서, 같은 행에 표시된 디지털 신호는 같은 시점에서 파이프라인 래치로부터 출력되며, 매 기준 클록마다 시간순으로 출력되는 디지털 신호가 상위에서 하위의 행 순으로 기록되어 있다. 제1 스테이지(111)에 대응하는 첫 번째 파이프라인 래치 값과, 제2 스테이지(112)에 대응하는 두 번째 파이프라인 래치 값으로부터, 제1 스테이지(111)에 대한 서브 히스토그램 데이터를 생성하는 경우를 예로 들어 설명한다. 도 3 및 도 6을 참조하면, 히스토그램 데이터 생성부(130)로 제1 스테이지(111)의 디지털 신호(DS1)가 클록마다 '00', '00', '01', '00', '01', '10' 순으로 입력되고, 제2 스테이지(112)의 디지털 신호(DS2)가 클록마다 '01', '00', '01', '01', '00', '01' 순으로 입력된다. 제2 스테이지(112)에서 출력되는 디지털 신호(DS2)는 제1 스테이지(111)로부터 출력 신호(OS1)를 입력받은 이후에 출력되므로, 제1 스테이지(111)의 디지털 신호(DS1)의 비트 값 별로 고장 상태를 판단하기 위해서는, 제2 스테이지(112)에서 한 클록 늦게 발생하는 디지털 신호(DS2)를 고려하여야 한다. 따라서, 도 6에서 점선으로 나타낸 데이터들을 이용하여 제1 스테이지(111)의 고장을 검출한다. 도 6의 예에서, 제1 스테이지(111)의 디지털 신호(DS1)의 비트 값이 '00'인 경우, 대응하는 제2 스테이지(112)의 디지털 신호(DS2)의 비트 값 '00'의 누적 값은 2 이고, '01'의 누적 값은 1 이고, '10'의 누적 값은 0 이다. 제1 스테이지(111)의 디지털 신호(DS1)의 비트 값이 '01'인 경우, 대응하는 제2 스테이지(112)의 디지털 신호(DS2)의 비트 값 '00'의 누적 값은 0 이고, '01'의 누적 값은 2 이고, '10'의 누적 값은 0 이다. 제1 스테이지(111)의 디지털 신호(DS1)의 비트 값이 '10'인 경우, 대응하는 제2 스테이지(112)의 디지털 신호(DS2)의 비트 값 '00', '01', '10'의 누적 값 모두 0 이다. 도 7은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 테스트 장치에 의해 생성되는 서브 히스토그램 데이터를 예시적으로 보여주는 도면이다. 도 7에서, 차동 비선형 오차(differential non-linearity error) 값의 산출을 위한 'DNL[0]'은 상위의 스테이지의 디지털 신호(DS)의 비트 값이 '00'인 경우에 있어서의 하위의 스테이지의 디지털 신호 누적 값을, 'DNL[1]'은 상위의 스테이지의 디지털 신호(DS)의 비트 값이 '01'인 경우에 있어서의 하위의 스테이지의 디지털 신호 누적 값을, 'DNL[2]'는 상위의 스테이지의 디지털 신호(DS)의 비트 값이 '10'인 경우에 있어서의 하위의 스테이지의 디지털 신호 누적 값을 나타낸다. 'DNL[0]', 'DNL[1]', 'DNL[2]' 각각에 대해 다음 스테이지의 비트 값이 '00', '10' 인 경우만을 누적하는 이유는 전체 빈도 수에서 '00', '10' 누적 빈도 수를 뺀 값으로부터 다음 스테이지에서의 비트 값 '01'의 누적 빈도 수를 얻을 수 있기 때문이다. 이득 값은 스테이지의 디지털 신호(DS)의 비트 값이 '01'인 경우의 누적 값 만으로 산출 가능하다. 즉, 전체 빈도 수에서 '01'의 누적 빈도 수를 뺀 값으로부터 비트 값 '00'인 경우 및 비트 값 '10'인 경우의 누적 빈도 수의 합을 구할 수 있으며, 누적 빈도 수의 합에 대한 '01'인 경우의 누적 값의 비율로부터 이득 값을 산출할 수 있기 때문에, 이득 산출을 위하여 오직 '01'인 경우의 누적 값 만을 서브 히스토그램 데이터로 구축할 수 있다. 도 8은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 테스트 장치를 구성하는 히스토그램 데이터 분석부의 구성도이다. 도 8을 참조하면, 히스토그램 데이터 분석부(140)는 가산기(141), 감산기(142), 및 제산기(143)를 포함한다. 가산기(141)는 하위 레벨의 스테이지에 대한 서브 히스토그램 데이터의 상위 비트 값('10')의 누적 빈도 수('n j +1 (10)')와 하위 비트 값('00')의 누적 빈도 수('n j +1 (00)')를 더한다. 감산기(142)는 하위 레벨의 스테이지에 대한 서브 히스토그램 데이터의 하위 비트 값('00')의 누적 빈도 수('n j +1 (00)')에서 상위 비트 값('10')의 누적 빈도 수('n j +1 (10)')를 감산한다. 제산기(143)는 가산기(141)의 출력 값, 즉 상위 비트 값('10')의 누적 빈도 수('n j +1 (10)')와 하위 비트 값('00')의 누적 빈도 수('n j +1 (00)')의 합을, 하위 레벨의 스테이지에 대한 서브 히스토그램 데이터의 중간 비트 값('01')의 누적 빈도 수('n j +1 (01)')로 나눈다. 도 2 및 도 8을 참조하면, 서브 디지털-아날로그 변환기(1102)는 고장이 발생하는 경우 그 영향이 다음 스테이지의 출력 값에 영향을 미치게 된다. 예를 들어, 이전 스테이지(상위 레벨의 스테이지)의 서브 디지털-아날로그 변환기(1102)의 차동 비선형 오차 값(Differential Non-Linearity error)이 양(+)의 값을 갖는 경우, 이전 스테이지에서 더 큰 아날로그 신호(전압) 값을 뺀 차이 값(DI)이 다음 스테이지(하위 레벨의 스테이지)로 출력된다. 본 발명의 실시 예에 의하면, 반복적인 입력에 따른 디지털 신호의 빈도 수를 확인하는 히스토그램 테스트의 특성에 따라, 다음 스테이지에서의 파이프라인 래치 값의 빈도 수를 측정하여 고장 유무를 판단한다. 만약, 이전 스테이지에 고장이 발생한 경우, 반복적인 수행을 통해 특정 값이 나오는 빈도 수를 조사할 때 해당 값의 빈도 수는 낮게 측정된다. 이 차이를 통해 스테이지 내부의 디지털-아날로그 변환기의 고장을 판단할 수 있다. 본 발명의 일 실시 예에서, 히스토그램 데이터 분석부(140)는 다음 스테이지(하위 레벨의 스테이지)의 감산기(142)의 출력 값에 기초하여 이전 스테이지(상위 레벨의 스테이지)의 서브 디지털-아날로그 변환기(1102)의 차동 비선형 오차 값을 산출할 수 있다. 서브 디지털-아날로그 변환기(1102)의 차동 비선형 오차(DNL) 고장 여부는 아래의 식 1에 따라 산출되는 차동 비선형 오차 값을 통해 판단할 수 있다. [식 1] 식 1에서, 'j'는 스테이지의 번호를, 'dnl j '는 이전 스테이지의 차동 비선형 오차 값을, 'n j +1 (00)'은 다음 스테이지의 디지털 신호 중 비트 값 '00'의 누적 빈도수를, 'n j +1 (10)'은 다음 스테이지의 디지털 신호 중 비트 값 '10'의 누적 빈도수를, 'ideal'은 아날로그-디지털 변환기의 설계에 따라 결정되는 기준 DNL 값을 나타낸다. 예를 들어, 첫 번째 스테이지(j=1)의 DNL[0] 값을 산출하기 위해서는 첫 번째 스테이지(111)의 디지털 신호가 '00' 인 경우 중에서, 두 번째 스테이지(112)에서 출력되는 디지털 신호의 비트 값'00'의 누적 빈도 수와, '10'의 누적 빈도 수의 차이를 계산하면 된다. 이렇게 얻은 결과는 각각 서브 스테이지 히스토그램으로 저장된다. 서브 증폭 모듈(1104)의 고장은 다음 스테이지(하위 레벨의 스테이지)의 출력 값의 기울기에 영향을 미치게 된다. 즉, 이전 스테이지(상위 레벨의 스테이지)의 서브 증폭 모듈(1104)의 이득(gain)에 따라, 다음 스테이지의 서브 아날로그-디지털 변환기(1102)의 중간 비트 값('01')의 누적 빈도 수와, 양끝 비트 값('00', '10')의 누적 빈도 수 간의 비율에 차이가 발생한다. 예를 들어, 서브 증폭 모듈(1104)에 고장이 발생하지 않은 경우에 비해, 서브 증폭 모듈(1104)이 더 큰 이득 값을 갖는 경우, 다음 스테이지의 디지털 신호의 비트 값 별 누적 빈도 수는 더 가파른 기울기를 가지게 되므로, 다음 스테이지의 디지털 신호 중 '01' 비트 값의 비율이 '00', '10' 비트 값에 비해 더 작게 된다. 반대로, 이전 스테이지의 서브 증폭 모듈(1104)이 작은 이득을 갖는 경우, 다음 스테이지의 디지털 신호 중 '01' 비트 값의 비율이 이상적인 경우에 비해 더 많이 측정된다. 본 발명의 일 실시 예에서, 히스토그램 데이터 분석부(140)는 다음 스테이지(하위 레벨의 스테이지)의 제산기(143)의 출력 값으로부터 이전 스테이지(상위 레벨의 스테이지)의 서브 증폭 모듈(1104)의 이득을 산출할 수 있다. 서브 증폭 모듈(1104)의 고장 여부는 아래의 식 2에 따라 산출되는 이득(기울기) 값을 통해 판단할 수 있다. [식 2] 식 2에서, 'j'는 스테이지의 번호를, 'gain j '는 이전 스테이지의 서브 증폭 모듈의 이득 값을, 'n j +1 (00)'은 다음 스테이지의 디지털 신호 중 비트 값 '00'의 누적 빈도수를, 'n j +1 (10)'은 다음 스테이지의 디지털 신호 중 비트 값 '10'의 누적 빈도수를, 'n j +1 (01)'은 다음 스테이지의 디지털 신호 중 비트 값 '01'의 누적 빈도수를, 'ideal'은 아날로그-디지털 변환기의 설계에 따라 결정되는 기준 이득 값을 나타낸다. 본 발명의 실시 예에 의하면, 다음 스테이지의 디지털 신호의 비트 값 누적 빈도 수 분포를 이용하여, 이전 스테이지에 허용 범위 이상의 고장이 발생하였는지 여부를 판단할 수 있다. 본 발명의 실시 예에 의하면, 많은 테스트를 진행한 것과 같은 테스트 결과를 나타내고, 이를 통해 테스트 시간을 단축시킬 수 있을 뿐 아니라, 테스트 결과에 대한 신뢰도를 높일 수 있다. 이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.
100: 아날로그-디지털 변환기의 테스트 장치
110: 아날로그-디지털 변환기
1101: 서브 아날로그-디지털 변환기
1102: 서브 디지털-아날로그 변환기
1103: 서브 감산기
1104: 서브 증폭 모듈
111,112,113: 스테이지
114: 2 비트 ADC
120: 파이프라인 래치
121,122,123: 2 비트 래치
130: 히스토그램 데이터 생성부
131: 파이프라인 래치 분석기
1311: 제1 AND 게이트
1312: 제2 AND 게이트
1313: 카운터
133: 서브 스테이지 히스토그램 생성부
134: 히스토그램 업데이터
140: 히스토그램 데이터 분석부
141: 가산기
142: 감산기
143: 제산기
150: 디지털 에러 보정부 |
