Ａ／Ｄ変換装置

この発明は、アナログ量からディジタル量に変換するA/D変換装置に関するものである。

従来、アナログ量をCPU(Central Processing Unit)などが使用できる形式のディジタル量に変換するA/D変換器を複数保有したCPUがあった。近年、1つのシステムでCPUが入力するアナログ信号が増加しており、A/D変換器(CPUではA/Dポート)の絶対数が不足している。そこで、例えば特開2007−333574号公報(特許文献1)に開示されているように、A/D変換器に入力される情報をインターフェース回路を用いることにより、選択的に切替えて使用する方法が取られている。

特許文献1に開示されたA/D変換器の使用形態は、複数の入力すべき情報をスイッチにより選択的に切替えて、MPU(Micro-processing unit)に入力させている。この構成は、A/D変換器の個数を増加させることなく、入力情報の数を増やすことができる。

しかし、このような従来装置は単にA/D変換器の数を抑制するもので、そのシステムにおいては、入力情報を切り替えるスイッチが追加になっており、そのスイッチに対しての故障診断、機能も充実させることが必要であり、その場合は別途追加回路を設けることにより行わざるを得なかった。

そこで、本発明者等は特開2013−225781号公報(特許文献2)に開示されているように、A/D変換器の数を増やすことなく、かつ追加回路を設けることなく、故障診断機能を付加できるA/D変換装置を提案した。

特開2007−333574号公報

特開2013−225781号公報

特許文献2に開示されたA/D変換装置においては、A/D変換器の数は抑制できるが、このA/D変換器自体、およびA/D変換器に接続されている装置の異常を検出することができず、その必要性が生じてきた。

この発明は、前記実情に鑑みてなされたもので、必要最小限の追加部品でA/D変換器の数を抑制すると共に、A/D変換器自体、およびA/D変換器に接続されている装置の異常を検出するA/D変換装置の提供を目的とするものである。

この発明によるA/D変換装置は、検出すべき対象物のアナログ電気量をディジタル量に変換するA/D変換器と、前記A/D変換器に複数のアナログ電気量を接続するスイッチング回路と、前記スイッチング回路をそれぞれ独立に制御する制御部とを備えたA/D変換装置において、 前記制御部は、 前記対象物のアナログ電気量を1つずつ独立に前記A/D変換器へ出力する第1のモードと、前記対象物のアナログ電気量を全て出力しない第2のモードと、前記対象物のアナログ電気量を全て出力せず、かつ前記A/D変換器への出力を抵抗によりプルダウンさせる第3のモードと、前記対象物のアナログ電気量を複数同時に前記A/D変換器へ出力する第4のモードと、を発生させ、 前記第1のモードの時に前記対象物のA/D変換値を個別に取得し、前記第2モードから第4モードの時に、前記A/D変換器自体、または前記A/D変換器に接続される装置の異常を検出することを特徴とするものである。

この発明によるA/D変換装置によれば、A/D変換器の数を増やすことなく、多数の取り込み信号対象のアナログ電気信号を順次A/D変換器でディジタル信号に変換して取り込むことができ、さらに簡単な追加回路で故障診断機能を付加できる効果がある。 この発明の前記以外の目的、特徴、観点および効果は、図面を参照する以下のこの発明の詳細な説明から、さらに明らかになるであろう。

この発明の実施の形態1によるA/D変換装置のブロック図である。

この発明の実施の形態1によるA/D変換装置の回路図である。

この発明の実施の形態1によるA/D変換装置の動作を説明するタイムチャート図である。

この発明の実施の形態2によるA/D変換装置の回路図である。

この発明の実施の形態2によるA/D変換装置の動作を説明するタイムチャート図である。

この発明の実施の形態2によるA/D変換装置の動作を説明する別のタイムチャート図である。

この発明の実施の形態3によるA/D変換装置の回路図である。

以下、この発明によるA/D変換装置の好適な実施の形態について図面を参照して詳細に説明する。

実施の形態1. 図1は、この発明の実施の形態1によるA/D変換装置のブロック図である。図1において、A/D変換装置100Aは、A/D変換器1に対して、制御部2がスイッチング回路3を介して第1の対象物4と第2の対象物5のアナログ電気量をそれぞれ独立に制御して出力できるように構成されている。

図2は、A/D変換装置100Aの回路図で、CPU6が図1に示すA/D変換器1を内蔵した状態を示している。CPU6は、A/Dポート(A/D#1)6aと通常の第1、第2、および第3の出力ポート(P1、P2、P3)6b、6c、6dを有している。A/Dポート6aには、第1の出力ポート6bおよび第2の出力ポート6cによりコントロールされる第1のスイッチング回路3aおよび第2のスイッチング回路3bを介して、第1の対象物4および第2の対象物5の出力する電気信号がそれぞれ第1の直列抵抗7aおよび第2の直列抵抗7bを通して出力される。なお、第1のスイッチング回路3aおよび第2のスイッチング回路3bは、アナログスイッチで構成されている。

第1の対象物4および第2の対象物5は、各々独立に変化する電気信号を発生しており、それぞれ接続された第1のスイッチング回路3aまたは第2のスイッチング回路3bのオン動作に応じて、それぞれの信号がA/Dポート6aに伝達される。第1のスイッチング回路3aおよび第2のスイッチング回路3bのコモン端子には、A/Dポート6aの他に、第1の抵抗8(以下、プルアップ抵抗8という。)およびコンデンサ9が各々電源Vccとグランドに対して接続され、更に、第2の抵抗10(以下、プルダウン抵抗10という。)を介して第3のポート6dに接続されており、インターフェース回路が構成されている。

前記の回路図に示すように、実施の形態1によるA/D変換装置100Aは、1個のA/Dポート6aに第1の対象物4および第2の対象物5が接続されて構成されている。次に、この実施の形態1によるA/D変換装置100Aの動作を説明する。

図3は、実施の形態1によるA/D変換装置100Aの動作を説明するタイムチャート図である。図3において、符号A1は第2の出力ポート6cの動作状態を、符号B1は第1の出力ポート6bの動作状態を、符号C1は第3の出力ポート6dの動作状態を、それぞれ時間Tの経過に沿って示している。また、符号D1はA/Dポート6aの入力状態を示している。

まず、第1のモードとして、図3の時間t2からt3に注目すると、第2の出力ポート6c=Low、第1の出力ポート6b=High、第3の出力ポート6d=High−Z(Zはインピーダンス)となっている。これは第2の出力ポート6cに接続されている第2のスイッチング回路3bがオフ制御され、第3の出力ポート6dに接続されているプルダウン抵抗10の経路がオープン状態、第1の出力ポート6bに接続された第1のスイッチング回路3aがオン制御されているものである。第1のスイッチング回路3aのみがオン制御されることにより、第1の対象物4の信号が、第1の直列抵抗7a、プルアップ抵抗8の成す分圧回路を経てA/Dポート6aに入力され、第1の対象物4の信号のみがCPU6に取り込まれる。

次に、図3の時間t3からt4に注目すると、前記と同様に、第2のスイッチング回路3bのみがオン制御されることにより、第2の対象物5の信号のみがA/Dポート6aに入力され、第2の直列抵抗7b、プルアップ抵抗8の成す分圧回路を経て第2の対象物5の信号のみがCPU6に取り込まれる。

この2つの制御により第1の対象物4、第2の対象物5の発する信号は、それぞれ1つのA/Dポート6aに対して独立に入力され、その値をCPU6は取得することができる。以上は従来装置が実施している内容である。

次に、実施の形態1によるA/D変換装置100Aは、従来装置の入力に続いて、別の簡単な制御を追加することで故障診断も行うものである。

まず、第2のモードとして、図3の時間t0からt1では、第1の出力ポート6b、第2の出力ポート6cともLow、第3の出力ポート6dはHigh−Zとして、第1のスイッチング回路3a、第2のスイッチング回路3bともにオフ制御とし、プルダウン抵抗10の経路をオープン状態として第1の対象物4および第2の対象物5からの信号をA/Dポート6aに接続しない。この状態ではプルアップ抵抗8のみが接続されることになるので、プルアップ抵抗8のもう一方の接続先である電源Vccの電圧とほぼ同一電圧がA/Dポート6aに入力される。A/D変換装置が正常であれば、電源Vccの電圧が入力されるが、電源Vccの電圧以外の電圧が入力されると、A/D変換装置が異常状態と判断できる。

即ち、プルアップ抵抗8のオープン状態、第1のスイッチング回路3aまたは第2のスイッチング回路3bのショート故障、第1の出力ポート6b第2の出力ポート6cの少なくとも何れかがH固着不良、第3の出力ポート6dのL固着不良、もしくはA/D変換器1の異常である可能性があり故障検出状態である。

次に、第3のモードとして、図3の時間t1からt2では、第1の出力ポート6b、第2の出力ポート6c、第3の出力ポート6dの全てをLowとし、第1のスイッチング回路3a、第2のスイッチング回路3bともオフとし、プルダウン抵抗10の経路をオン状態としている。この場合は、プルアップ抵抗8、プルダウン抵抗10により電源Vccの分圧された電圧がA/Dポート6aに入力されるが、前記で電源Vccが正常であることが確認されており、かつ正常な抵抗値の場合に想定される電圧をはずれた電圧が入力されると、プルアップ抵抗8もしくはプルダウン抵抗10の抵抗値異常と判断できる。

最後に、第4のモードとして、図3の時間t4からt5では、第1の出力ポート6b、第2の出力ポート6cともHighとし、第1のスイッチング回路3a、第2のスイッチング回路3bともオンに保ち、第1の対象物4、第2の対象物5からの信号入力を共にA/Dポート6aに接続した状態としている(第3の出力ポート6dはHigh−Zとし、プルダウン抵抗10の経路はオープン状態)。この場合は、プルアップ抵抗8、第1の対象物4と接続された第1の直列抵抗7a、同様に第2の対象物5と接続された第2の直列抵抗7bの成す合成分圧回路により、第1の対象物4および第2の対象物5からの信号の合成電圧がA/Dポート6aに入力される。時間t0からt5迄の切り替え操作が、第1の対象物4、第2の対象物5の発生する信号の変化に対して十分に高速であれば、時間t2からt3および時間t3からt4で第1の対象物4、第2の対象物5の信号を取り込んでおり、合成分圧回路の定数も既知であることから、合成電圧の妥当性が確認できる。

即ち、時間t4からt5での電圧識別により、第1の直列抵抗7a、第2の直列抵抗7bのオープン/ショート/抵抗異常、第1のスイッチング回路3aまたは第2のスイッチング回路3bのオープン故障、第1の出力ポート6b、第2の出力ポート6cの少なくとも何れかがL固着不良、もしくはA/D変換器1の異常を故障として検出可能である。

つまり、図3の時間t0からt1、時間t1からt2でA/Dポート6aに入力された電圧が、各々、電源Vccの電圧あるいは電源Vccの電圧のプルアップ抵抗8、プルダウン抵抗10による抵抗分圧電圧以外の電圧であるとき、または時間t4からt5でA/Dポート6aに入力された電圧が、時間t2からt3および時間t3からt4での第1の対象物4と第2の対象物5の信号取り込み値に基く計算と整合しないときは、装置の異常と判断されることから、第1のスイッチング回路3a、第2のスイッチング回路3bの構成を複雑化することなく、A/D変換チャンネル数を増やすと同時に、切り替え回路並びにA/D変換器1の故障検知機能も具備することが出来、よって信号の変換結果の信頼度を向上することが出来るものである。

なお、前記においては検出対象物を2個、A/Dポート1個について説明したが、これに限るものではなく、さらに多くの対象物を1つのA/Dポートと接続する場合についても同様な効果が得られる。

実施の形態2. 次に、この発明の実施の形態2によるA/D変換装置について説明する。図4は、実施の形態2によるA/D変換装置100Bの回路図で、CPU6が図1に示すA/D変換器1を内蔵した状態を示している。CPU6は、A/Dポート(A/D#1)6aと通常の第1、第2、および第3の出力ポート(P1、P2、P3)6b、6c、6dを有している。A/Dポート6aには、第1のセンサ40と第1のセンサ40に類似の第2のセンサ41が並列に接続されている。第1のセンサ40および第2のセンサ41は、その特性に応じてそれぞれの抵抗値Rt1、Rt2が変化するものである。例えば温度変化による抵抗変化を有するサーミスタ、ポテンショメータのように可動により抵抗値が変化するものなどである。

第1のセンサ40および第2のセンサ41は、電源Vccにプルアップ抵抗8を介してプルアップされている。また、第1のセンサ40および第2のセンサ41には、バイポーラトランジスタからなる第1のスイッチング素子42および第2のスイッチング素子43がそれぞれ直列に接続されている。第1のスイッチング素子42および第2のスイッチング素子43は、それぞれ第1の出力ポート6b、第2の出力ポート6cに接続されて制御される。なお、コンデンサ9はノイズ抑制のためにA/Dポート6aに接続されている。また、A/Dポート6aにはプルダウン抵抗10を介して第3の出力ポート6dに接続されている。

図5は、実施の形態2によるA/D変換装置100Bの動作を説明するタイムチャート図である。図5において、符号A2は第2の出力ポート6cの動作状態を、符号B2は第1の出力ポート6bの動作状態を、符号C2は第3の出力ポート6dの動作状態を、それぞれ時間Tの経過に沿って示している。また、符号D2はA/Dポート6aの入力状況を示している。

まず、第1のモードとして、図5の時間t2からt3に注目すると、第2の出力ポート6c=Low、第1の出力ポート6b=High、第3の出力ポート6d=High−Z(Zはインピーダンス)となっている。これは第2の出力ポート6cに接続されている第2のスイッチング素子43がオフ制御、プルダウン抵抗10の経路がオープン状態、第1の出力ポート6bに接続されている第1のスイッチング素子42はオン制御されているものである。第1のスイッチング素子42=オンにより第1のセンサ40のみが接続され、第2のセンサ41はオープン状態である。そのためA/Dポート6aには、第1のセンサ40の抵抗値Rt1とプルアップ抵抗8の抵抗値との分圧比が入力される。

次に、図5の時間t3からt4に注目すると、前記と同様に第2のセンサ41のみが接続され、その結果A/Dポート6aには、第2のセンサ41の抵抗値Rt2とプルアップ抵抗8の抵抗値との分圧比が入力される。この2つの制御により第1のセンサ40および第2のセンサ41の検出信号はそれぞれA/Dポート6aに入力され、その値をCPU6は取得することができる。以上は従来装置が実施している内容である。

次に、実施の形態2によるA/D変換装置100Bは、従来装置の入力に続いて、別の簡単な制御を追加することで故障判断も行うものである。

まず、第2のモードとして、図5の時間t0からt1では第1の出力ポート6b、第2の出力ポート6cともLowとし、第1のスイッチング素子42、第2のスイッチング素子43ともオフ制御とし、第1のセンサ40および第2のセンサ41を接続しない。また、第3の出力ポート6dはHigh−Zとし、プルダウン抵抗10による経路はオープン状態とする。この状態ではプルアップ抵抗8のみが接続されることになるので、プルアップ抵抗8のもう一方の接続先である電源Vccの電圧とほぼ同一電圧がA/Dポート6aに入力される。装置が正常であれば、電源Vccの電圧が入力されるが、電源Vccの電圧以外の電圧が入力されると、プルアップ抵抗8、電源Vcc、A/Dポート6a、第1のスイッチング素子42および第2のスイッチング素子43の一方または両方、第1の出力ポート6b、第2の出力ポート6c、第3の出力ポート6dの何れかの出力ポートが不良である可能性があり、第1のセンサ40、第2のセンサ41の入力値も真の値とは判断できないことになる。

次に、第3のモードとして、図5の時間t1からt2では、第1の出力ポート6b、第2の出力ポート6c、第3の出力ポート6dを全てLowとし、第1のスイッチング素子42、第2のスイッチング素子43ともオフとし、第1のセンサ40および第2のセンサ41を接続しない。プルダウン抵抗10の経路はオン状態としている。この場合は、プルアップ抵抗8、プルダウン抵抗10により、電源Vccの電圧の分圧された電圧がA/Dポート6aに入力されるが、前記で電源Vccが正常であることが確認されており、かつ正常な抵抗値の場合に想定される電圧をはずれた電圧が入力されると、プルアップ抵抗8もしくはプルダウン抵抗10の抵抗値が異常と判断できる。

最後に、第4のモードとして、図5の時間t4からt5では、第1の出力ポート6b、第2の出力ポート6cともHighとし、第1のスイッチング素子42、第2のスイッチング素子43ともオン、第3の出力ポート6dはHigh−Zとし、第1のセンサ40および第2のセンサ41を接続した状態としている。つまり、第1のセンサ40および第2のセンサ41が並列接続された状態となる。そのため時間t2からt4までに入力された第1のセンサ40および第2のセンサ41の値より低い値とならなければ、故障と判断できる。

ここで、図5の時間t4からt5では、あらかじめ第1のセンサ40および第2のセンサ41を並列に接続した場合の電圧応答値が、第1のセンサ40または第2のセンサ41のみを個別に接続した場合の電圧応答値の何ボルトに相当するかという相関値を、ルックアップテーブルなどの換算手段にて比較し検出値の妥当性を判定することも可能である。

故障モードとしては、第1のセンサ40および第2のセンサ41の一方または両方の不良、第1のスイッチング素子42、第2のスイッチング素子43、または第1の出力ポート6b、第2の出力ポート6c、第3の出力ポート6dの不良などが考えられるが、何れにしても、時間t2からt4で入力した第1のセンサ40、第2のセンサ41の値は真の値とは判断できないことになる。

逆に、時間t0からt2、および時間t4からt5が正常値であれば、第1のセンサ40、第2のセンサ41の取得した値も正常と判断できることになる。このように、各々のセンサを独立に検出する前または後でそれらの制御内容とは異なったモードを追加することにより、同一回路を使用してフェールセーフ機能も追加できる効果がある。

図5に示したタイムチャートは動作の一例を示すものであり、各モードを順次実現できればスイッチングパターンの設定は自由である。例えば他のスイッチングパターンとして図6に示すようなタイムチャートを用いてもよく、信号の選択と故障検知機能を提供できることは図5のタイムチャートの場合と同様である。図6のA3、B3、C3、D3は、それぞれ、図5のA2、B2、C2、D2に相当する動作状態を示している。

なお、センサを2個、A/Dポート1個について説明したが、これに限るものではなく、さらに多くのセンサを接続した場合についても同様な効果が得られる。

また、本実施の形態においては、スイッチング素子としてバイポーラトランジスタを例示したが、これに限るものではなく、例えばMOSFET、アナログスイッチIC、機械式リレーなど、アプリケーション上のA/D変換の要求精度を勘案のうえ満足し得る導通/遮断特性を有する素子であれば自由に使用できることは言うまでもない。

実施の形態3. 次に、この発明の実施の形態3によるA/D変換装置について説明する。図7は、実施の形態3によるA/D変換装置100Cの回路図である。実施の形態2では、第1のスイッチング素子42、第2のスイッチング素子43をグランド側に接続したが、図7に示すように電源Vcc側であってもよい。この場合、図4のプルアップ抵抗8は、プルダウン抵抗10としてグランド側に接続される。この構成の場合における動作を前記の第1のスイッチング素子42、第2のスイッチング素子43がグランド側に接続された場合との差異に着目して以下に説明する。

図7においては、チェック対象がプルダウン抵抗10になるため、前記、第4のモードでは第1の出力ポート6b、第2の出力ポート6cをLow、第3の出力ポート6dをHighとし、第1のスイッチング素子42、第2のスイッチング素子43ともオフとし、第1のセンサ40、第2のセンサ41を接続しない。プルアップ抵抗8の経路はオン状態としている。この場合は、プルダウン抵抗10、プルアップ抵抗8により第3の出力ポート6dの出力のHigh分圧された電圧がA/Dポート6aに入力され、正常な抵抗値の場合に想定される電圧をはずれた電圧が入力されると、プルダウン抵抗10もしくはプルアップ抵抗8の抵抗値異常と判断できる。

前記にて説明した実施の形態1から3のA/D変換装置100A、100B、100Cにおいて、プルダウン抵抗10のプルダウン先、またはプルアップ抵抗8のプルアップ先を必ずしも出力ポート6dとする必要はなく、電源Vccまたはグランド側に第1のスイッチング素子42、第2のスイッチング素子43を接続しても同様の効果が得られる。

なお、前記においてはこの発明の実施の形態1から3によるA/D変換装置について説明したが、この発明は、その発明の範囲において、各実施の形態を組み合わせたり、各実施の形態を適宜、変更、省略することが可能である。