A / d converter

【発明の詳細な説明】 〔発明の利用分野〕 本発明はA/D変換器に係り、特に高速，低消費電力で集積回路化に好適なビデオ信号用の直並列形A/D変換器に関する。

〔発明の背景〕

高速な並列形A/D変換器の消費電力及び回路面積を低減するものとして、直並列形A/D変換器がある。 しかし従来の直並列形変換器は特開昭57−131123号公報あるいは
1985年アイ・イー・イー・イー，インターナショナル・
スリッドステート・サーキット・コンファレンス（IEEE
International Solid−State Circuits Conference）
における発表論文WPM7.1にみられるように、比較動作が１回で完結せず、２回に分けて行なわれるため、変換時間は並列形変換器の２倍を必要とし、変換速度の低下を強いられてきた。

第１図にサブレンジ形とも呼ばれる従来の直並列形A/D
変換器の回路構成を示す。 簡単のためここでは４ビットを例示する。

このA/D変換器は入力電圧V _inを、３つのコンパレータ10
で抵抗分割された基準電圧V _RH ,V _RL間の各分圧電圧V _R1 ,V
_R2 ,V _R3と同時に比較し、エンコーダ（ENCODER）16によって上位２ビットD _uを決定する。 またエンコーダ16は比較結果に基づいて４つのスイッチ群12,13,14,15の１つを選択する信号SELを出力する。 次に入力電圧V _inを、３
つのコンパレータ11で信号SELで予め選択されたスイッチ群からの各分圧電圧と同時に比較し、エンコーダ17を介して下位２ビットD _Lを得る。 ４ビットを例にしたこの変換器は上位２ビットを決定するための３個のコンパレータと下位２ビットを決定するための３個のコンパレータがあればよい。 これに対し４ビットの並列形変換器は
15個のコンパレータが必要である。 一般に2nビットの並列形A/D変換器の所要コンパレータ数が2 ²ⁿ −１個であるのに対し、直並列形は2 ⁿ⁺¹ −２個となる。 例えば10（ｎ
＝５）ビットの場合、並列形で1024個必要としたコンパレータが直並列形では62個ですむことになる。 このように直並列形変換器は回路規模を縮小できるので、並列形変換器に比較して大幅な回路面積及び消費電力の低減が達成される。

しかしながら直並列形変換器の動作は第２図に示すように並列形の２倍の時間を要するため、高速なビデオ信号用のA/D変換器を実現するにはしばしば変換速度の向上が必要になる。

第２図に第１図の直並列形A/D変換器の動作のタイミングを、また第３図に同直並列形A/D変換器に用いるコンパレータの例を示す。 第３図のコンパレータはチョッパ形コンパレータとも呼ばれ、オートゼロ（AUOTZERO）期間と比較期間の２つからなる。 オートゼロ期間では各インバータ30,31の入出力をスイッチ32,33でそれぞれ短絡して、各インバータ30,31を自動的に零点、すなわちHig
h,Lowレベルの中間点に設定するとともに、スイッチ34
をオンして入力電圧V _inをキャパシタC36に取込む。 次に比較期間ではスイッチ32,33をオフして各インバータ30,
31を高増幅状態とし、スイッチ35をオンしてV _inの代りに参照電圧V _RをキャパシタC36に印加する。 この結果V _in
とV _Rの差電圧が交流結合された２段インバータ30,31で増幅され、終段インバータの出力Ｑはラッチ37に取込まれる。 この場合、 V _in ＞V _Rなら 出力Ｑ＝Lowレベル V _in ＜V _Rなら 出力Ｑ＝Highレベル となる。

第３図のチョッパ形インバータを用いた場合、第１の直並列A/D変換器は第２図のタイミングに従って動作する。

オートゼロ期間（AUTOZEROのパルスがHighレベルで表わされる期間）ではコンパレータ10,11とも入力電圧V _inを取り込み、コンパレータ10は上位ビットD _uの比較期間（COARSEのパルスがHighレベルで表わされる期間）、コンパレータ11は以下ビットD _Lの比較期間（FINEのパルスがHighレベルで表わされる期間）にそれぞれ所定の参照電圧を取込んでV _inとの電圧比較を行なう。 この結果V _in
のディジタルデータは以下ビットD _Lの比較結果が得られた後、すなわちDATAのパルスがHighレベルで表わされる期間に全ビットが出力されることになる。

上記に対し、並列形A/D変換器では上位と下位ビットを同時に比較するため、オートゼロ期間と比較期間が交互になされ、その都度ディジタルデータが得られる。 すなわち第２図のタイミングの２倍の速さで変換が行なうことができる。

以上のように直並列形変換器は回路規模と消費電力の低減を図れる反面で、変換速度の低下を招くため、高速なビデオ信号用のA/D変換器に適用するには変換速度の向上が今後の重要課題である。

〔発明の目的〕

本発明の目的は上記の課題を解決し、高速な直並列形A/
D変換器を提供することにある。

〔発明の概要〕

上記の目的を達成するため、本発明では直並列形A/D変換器において下位ビット比較のためのコンパレータ群を２系列並列に設け、これらを交互に動作させる回路構成とした。 これにより並列形と同じ高速変換を達成できることがあきらかになった。

〔発明の実施例〕

以下、本発明を実施例を用いて詳細に説明する。

第４図は本発明の直並列形A/D変換器の回路構成を示す図である。 簡単のため４ビットを例示する。 入力電圧V
_inは３つの上位コンパレータ10によって、抵抗分割された基準電圧V _RH ,V _RL間の各分圧電圧V _R1 ,V _R2 ,V _R3と同時に比較され、エンコーダ（ENCODER）16によって上位２ビットDuが得られる。 またエンコーダ16はコンパレータ群
10の比較結果に基づいて４つのスイッチ群12,13,14,15
の１つを選択する信号SELを出力する。 次に入力電圧V _in
は、３つの下位コンパレータ11aまたは11bによって信号
SELで予め選択されたスイッチ群からの各分圧電圧と同時に比較され、エンコーダ17を介して下位２ビットD _Lが得られる。 ２系列の下位コンパレータ群11a,11bは交互に上位コンパレータ10と同期して作動し、比較出力はスイッチ群18によって交互にエンコーダ17に取込まれる。
ここでスイッチ群18はコンパレータ11aまたは11bのディジタル出力をエンコーダに通過させる役割を果たせばよいから、論理ゲートで構成したマルチプレクサを用いることができる。

第５図は本発明の直並列形A/D変換器（第４図）の動作タイミングを示した図である。

上位コンパレータ10はAZ（Ｕ）によってオートゼロ動作と入力電圧V _inの取込み即ちサンプリングを行ない、UPP
ERによって参照電圧V _Ri （ｉ＝1,2,3）を取込んでV _inとV
_Riの比較動作を行なう。 また下位コンパレータ11（ａ）
はAZ（La）によってサンプリング、LOWER（ａ）によって比較を行なう。 下位コンパレータ11（ｂ）はAZ（Lb）
によってサンプリング、LOWER（ｂ）によって比較を行なう。 ２系列の下位コンパレータ群11（ａ）及び11
（ｂ）は図示のように交互に動作し、ディジタルデータは第２図に示した従来の直並列形変換器（第１図）に比較して２倍の速度で出力され、変換速度は２倍に高速されることが明らかである。

第６図は本発明の直並列形A/D変換器（第４図）に用いるコンパレータの回路例である。

第３図のチョッパ形コンパレータと回路構成、動作とも同じであるが、ラッチ回路38はクロックドインバータ39
とインバータ40を組み合わせて実現し、コンパレータと同期して、その比較出力を格納するようになっている。
ラッチ回路38は構成が簡単で集積回路化に適している。

第７図は本発明の直並列形A/D変換器（第４図）に用いるコンパレータの他の回路例である。 第６図のチョッパコンパレータと同様の回路構成、動作であるが、ラッチ回路41をクロックドインバータ39と蓄積用キャパシタC _s
とインバータ42で構成した。 蓄積用キャパシタC _sはインバータ42のゲート容量等を含む浮遊容量だけ形成してもよい。 ラッチ回路41は回路が簡単で高集積回路化に適している。

第８図は本発明の直並列形A/D変換器（第４図）に用いるコンパレータを差動形増幅器を用いて構成した回路例である。 スイッチ34,35によって取込まれた入力電圧
V _IN ,参照電圧V _Rは差動形増幅器43の入力端の容量C _sにサンプルホールドされ、その差電圧V _IN −V _Rは増幅出力される。 この出力データは複合論理ゲートからなるラッチ回路44に格納される。 差動形増幅器43の２つの相補出力はラッチ回路44の正帰還ループで更に増幅され、十分安定な論理出力が得られる。

第９図は本発明の直並列形A/D変換器の他の回路構成例である。 チッパ形コンパレータあるいはサンプルホールド機能のあるコンパレータを用いる代りに、独立のサンプルホールド回路を上位コンパレータ群10と２つの以下コンパレータ群11a,11bにそれぞれ共通に設けた構成をとっている。 サンプルホールド回路S/H（Ｕ）20を３つの上位コンパレータ10の入力部に共通に設定し、サンプルホールド回路S/H（La）21,S/H（Lb）22を３つの下位コンパレータ11（ａ）,11（ｂ）の入力部にそれぞれ共通に設定し、入力電圧V _inをサンプリングホールドして各コンパレータに供給する。

この直並列形A/D変換器の他の回路部分の構成は第４図と同じである。 動作は第10図のタイミングに従って行なわれる。

下位ビットのサンプルホールド回路S/H（La）21とS/H
（Lb）22は、上位ビットのサンプルホールド回路S/H
（Ｕ）20と同期して交互に動作する。 すなわちサンプルホールド回路21は信号S/H（La）のHighレベル期間に入力電圧V _inをサンプリングし、Lowレベル期間にホールドする。 同様にサンプルホールド回路22は信号S/H（Lb）
に従って入力電圧V _inをサンプルホールドする。 下位ビットのサンプルホールド回路21でサンプリングされた入力電圧V _inは信号LOWER（ａ）のHighレベル（ａ）で選択された参照電圧と比較され、信号DATAのHighレベル期間（斜線部ａ）で下位ビットのデータD _Laを出力する。 一方サンプルホールド回路22でサンプリングされた入力電圧V _inは信号LOWER（ｂ）のHighレベル（ｂ）で選択された参照電圧と比較され、信号DATAのHighレベル期間（斜線部ｂ）で下位ビットのデータD _Lbを出力する。 ２系列の下位ビットデータD _La ,D _Lbは交互に出力されるので、
従来の直並列形A/D変換器（第１図）の２倍の速度でディジタル変換値が得られる。

第11図は第９図に示した本発明の直並列形A/D変換器に用いるコンパレータの回路例である。 サンプルホールド回路20,21,22を設けたためコンパレータは通常の差動増幅器45で構成し、サンプルホールド機能はなくてよい。
差動増幅器45の出力は論理ゲートで構成したラッチ44に格納する。 簡単な回路でコンパレータが構成でき、制御クロックも１本でよく集積回路化に適している。

〔発明の効果〕 以上述べたように本発明によれば、直並列形A/D変換器の変換速度を最高速の並列形A/D変換器の速度に高めることができ、低消費電力で回路面積が小さく集積回路化に適しているなど、性能の向上、経済性等で特に効果が大きい。

【図面の簡単な説明】

第１図は従来の直並列形A/D変換器の回路構成を示す図、第２図はその動作タイミングを示す図、第３図はチョッパ形コンパレータの回路図、第４図は本発明の直並列形A/D変換器の回路構成を示す図、第５図はその動作タイミングを示す図、第６図，第７図，第８図は第４図の直並列形A/D変換器に用いるコンパレータの回路を示す図、第９図は本発明の他の直並列形A/D変換器の回路構成を示す図、第10図はその動作タイミングを示す図、
第11図は第９図の直並列形A/D変換器に用いるコンパレータの回路を示す図である。 10,11……コンパレータ 12〜15……スイッチ群 16,17……エンコーダ 18……マルチプレクサ 20,21,22……サンプルホールド回路 30,31……インバータ 32…35……CMOSスイッチ 36……キャパシタ 37,38……ラッチ回路 39……クロックドインバータ 40……インバータ 41……ラッチ回路 42……インバータ 43……差動増幅器 44……ラッチ回路 45……差動増幅器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松浦 達治 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 中谷 裕一 東京都小平市上水本町1448番地 日立超エ ル・エス・アイ・エンジニアリング株式会 社内 (72)発明者 今泉 栄亀 東京都小平市上水本町1448番地 日立超エ ル・エス・アイ・エンジニアリング株式会 社内 (56)参考文献 特開 昭60−197018（ＪＰ，Ａ) 特開 昭57−131123（ＪＰ，Ａ)