连续近似寄存式模拟数字转换器及其方法 |
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申请号 | CN201210562898.2 | 申请日 | 2012-12-21 | 公开(公告)号 | CN103178847B | 公开(公告)日 | 2016-02-10 |
申请人 | 瑞昱半导体股份有限公司; | 发明人 | 林嘉亮; | ||||
摘要 | 本 发明 公开了一种连续近似寄存式模拟数字转换器及其方法,该转换器包含:多个电容,由取样 信号 控制 开关 ,且当取样信号生效时,连接共同端到接地端。由取样信号与多个控制位元控制多个开关网络,多个控制位元分别由一接地位元与一数据位元所组成。一比较器检测共同端的 电压 极性、输出决策信号、输出准备信号。一计时器接收比较信号与输出超时信号。连续近似寄存逻辑接收决策信号、准备信号、超时信号、输出取样信号、比较信号、多个 控制信号 和输出数据。 | ||||||
权利要求 | 1.一种连续近似寄存模拟数字转换装置,包含: |
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说明书全文 | 连续近似寄存式模拟数字转换器及其方法技术领域[0001] 本发明为一种模拟数字转换器,特别是关于一种连续近似寄存式模拟数字转换器及其方法。 背景技术[0002] 连续近似寄存器(Successive-Approximation-Register,SAR)型的模拟数字转换器(ADC)被应用于许多领域。如图1所示,其为传统N-bit SAR ADC100的示意图。ADC100转换模拟输入信号Vin为数字输出数据D,其包含:N个电容,分别为电容101、电容102、电容103、电容104、电容105、电容106、开关120、N个单刀三投(SPTT)开关111、开关112、开关113、开关114、开关115、单刀双投(SPDT)的开关116、比较器130与SAR逻辑。其中,电容101、电容102、电容103、电容104、电容105的电容值分别为CN-1CN-2........、C0。额外的电容106其电容值C0,而N个电容101、电容102、电容103、电容104、电容105的顶板和额外的电容106共同连接于共同端121。开关120依据取样信号SAMP而使共同端121连接到接地端。N个单刀三投(SPTT)开关111、开关112、开关113、开关114、开关115分别将N个电容101、电容102、电容103、电容104、电容105的底板与以下之一连接:模拟输入信号Vin,正的参考电压VR,负的参考电压-VR。单刀双投(SPDT)的开关116连接额外的电容106底板到模拟输入信号Vin或负参考电压-VR其中之一。比较器130则比较共同端121的电压Vx和接地电位,并输出决策信号Q。SAR逻辑接收决策信号Q,并且输出取样信号SAMP和多个控制位元(control bit)去控制SPTT111、SPTT112、SPTT113、SPTT114、SPTT115和SPDT116。 [0003] 每个SPTT接收一的控制位元bn,n=N-1、N-2、.....0。例如SPTT111接收bN-1,SPTT113接收b2,SPTT115接收b0。在每个SPTT中,若取样信号SAMP生效时,将其对应的电容底板连接至模拟输入信号Vin;若取样信号SAMP失效且其对应的控制位元为1时,将其对应的电容底板连接至正的参考电压VR;若取样信号SAMP失效且其对应的控制位元为0时,将其对应的电容底板连接至负的参考电压-VR。例如:若取样信号SAMP生效时,连接电容102的底板到模拟输入信号Vin;若取样信号SAMP失效且bN-2为1时,连接电容102的底板至正的参考电压VR;若取样信号SAMP失效且bN-2为0时,连接电容102的底板至负的参考电压-VR。在SPDT116中,若取样信号SAMP生效时,电容106的底板连接至模拟输入信号Vin; 反之,连接电容106的底板到负的参考电压-VR。 [0004] 欲实现模拟数字转换,SAR逻辑140首先使取样信号SAMP生效,以连接所有电容的底板(例如:电容101、电容102…..电容106)到模拟输入信号Vin,并且连接所有电容的顶板到接地端以有效地取样模拟输入信号Vin至所有电容。然后,SAR逻辑140使取样信号SAMP失效,开始一连续近似程序而决定所有控制位元bn的最佳值以使电压Vx逐渐接近接地电位。连续近似以迭代(iteration)方式进行,开始于解析最高位元MSB(most significant bit)bN-1而终于解析最低位元LSB(least significant bit)b0。所有控制位元的初始值均为0。当解析位元bn在目前的迭代中,SAR逻辑140首先设定bn为1,然后等待比较器130输出决策信号Q。假如决策信号Q为1,让bn保持为1,并移动到下一个迭代以解析下一个位元bn-1。反之,切换bn为0,并且移到下一个迭代以解析下一个位元bn-1。当所有迭代的被执行后,SAR逻辑140输出控制位元bn的最后值,当为数字输出数据D。 [0005] 现有技术ADC100中,电容值CN-1CN-2.........C0为2的幂次数,例如,Cn=2nC0,因此,其所对应的控制位元bn的权重也是2的幂次数。现有技术ADC100易于产生动态误差,其原因在于:迭代期间Vx的解析不完整、热噪声等等。当迭代的过程中在bn产生了不正确的解析度时,移动到下一个迭代去解析较不重要的位元,将没有机会改正因当前迭代所产生的误差。 [0006] 一种现有方法(“12位元,45MS/s,3-mW多余连续接近寄存器模拟数字转换器用数字的校正,”IEEE Journal of Solid-State Circuits,VOL.46.NO.11,November2011,pages2661-2672”),其运用子索引2的数字模拟转换器(DAC)让当前的迭代所产生的不正确的解析度可于后续的迭代改正,其中,电容以一小于2的因子缩放。该现有方法所揭示的方法通过辅助电容而利于转换速度的提升,其通过动态门槛的导入而使比较速度加快。此方法的缺点是需要少数额外的电容,并且需要更多的精细处理。此外,该现有方法也建议了一个背景校正的方法以校正因电容值不匹配所导致的数字转出数据D中的误差。无论如何,校正仍须更多的精细处理或额外的处理过程。 [0007] 因此,如何让SAR模拟数字转换器可以改正因前一次迭代所发生的不正确的解析度的问题,并且,易于转换而不需要额外的电容或精细处理,成为模拟数字转换器的重要研究课题。 发明内容[0008] 本发明的目的在于提供一种连续近似寄存模拟数字转换装置,使SAR模拟数字转换器可以改正因前一次迭代所发生的不正确的解析度,并且,易于转换而不需要额外的电容或精细处理。 [0009] 连续近似寄存模拟数字转换装置包含:多个电容、多个开关网络、比较器、逻辑门、计时器与连续近似寄存逻辑。每个电容具有一顶板与一底板,其中所有电容的顶板连接于一共同端。开关于取样信号生效时连接共同端到接地端。每个开关网络分别连接到该多个电容其中之一,并由取样信号与多个控制位元控制,每个控制位元包含对应的一个接地位元与一数据位元,每个开关网络将电容的底板与以下其中之一连接:一模拟输入信号、该接地端、一第一参考电压、一第二参考电压。比较器检测共同端的电压极性,当比较信号生效时,输出一决策信号。逻辑门接收决策信号,并输出准备信号。计时器接收比较信号并输出超时信号。连续近似寄存逻辑接收决策信号、准备信号与超时信号,并输出取样信号、比较信号、控制位元和一输出数据。 [0010] 本发明又提供一种连续近似寄存模拟数字转换的方法,包含:(a)取样一模拟输入信号至多个电容;(b)以该多个电容的一总数初始化一内部变数为一上限;(c)命令比较器开始比较,以检测该多个电容的电压极性,并运用计时器设定一比较上限时间;(d)若比较完成于计时器所设定的比较上限时间前,设定一内部变数所索引的一数据位元为一比较结果,反之设定内部变数所索引的数据位元为1或0而无关于比较结果;(e)依据内部变数所索引的数据位元调整对应的该多个电容电压;(f)递减内部变数;及(g)若内部变数尚未到达一下限则回到步骤(c),否则,基于在步骤(d)中所设定的所有数据位元之一权重总和输出一输出数据并返回步骤(a)。 [0011] 本发明另提供一种连续近似寄存模拟数字转换装置,本发明提供一种连续近似寄存模拟数字转换装置,包含:多个电容、多个开关网络、比较器、逻辑门、计时器与连续近似寄存逻辑。每个电容具有一顶板与一底板,其中所有电容的顶板连接于一共同端。开关于取样信号或重置信号生效时连接共同端到接地端。每个开关网络分别连接到该多个电容其中之一,并由取样信号与多个控制位元控制,每个控制位元包含对应的一个接地位元与一数据位元,每个开关网络将电容的底板与以下其中之一连接:一模拟输入信号、该接地端、一第一参考电压、一第二参考电压。比较器检测共同端的电压极性,当比较信号生效时,输出一决策信号。逻辑门接收决策信号,并输出准备信号。计时器接收比较信号并输出超时信号。连续近似寄存逻辑接收决策信号、准备信号与超时信号,并输出取样信号、比较信号、控制位元和一输出数据,在一校正模式下,取样信号不会生效,在一正常模式下,重置信号不会生效。 [0012] 本发明再提供一种连续近似寄存模拟数字转换的方法,包含:(a)清除多个电容的电荷,其中每个电容各具有一索引;(b)依据校正时的电容的一权重所代表的一总数在该多个电容上建立一初值电荷;(c)初始化一内部变数至校正时的电容的索引;(d)命令一比较器开始比较以检测该多个电容的一电压极性,并开启一计时器以设定一比较时间上限;(e)若在比较时间上限之前完成比较,所索引的一数据位元为一比较结果,反之设定该内部变数所索引的数据位元为1或0而无关于该比较结果;(f)依据该内部变数所索引的该电容所对应的该数据位元来调整该多个电容电压;(g)递减内部变数。(h)若内部变数尚未到达一下限,回复到步骤(d),否则,基于在步骤(e)所设定的所有数据位元的一权重总和决定一校正权重给校正时的电容。 附图说明[0014] 图1为现有技术SAR ADC的示意图; [0015] 图2A为本发明SAR ADC的实施例的示意图; [0016] 图2B为本发明SAR ADC的校正的实施例的示意图; [0018] 图4为本发明的图2BSAR ADC的演算法; [0019] 图5为本发明的图2A与图2BSAR ADC中的比较器示意图;及 [0020] 图6为本发明的图2A与图2BSAR ADC中的计时器示意图。 [0021] 其中,附图标记说明如下: [0022] 100ADC [0023] 101电容 [0024] 102电容 [0025] 103电容 [0026] 104电容 [0027] 105电容 [0028] 106电容 [0029] 130比较器 [0030] 111SPTT [0031] 112SPTT [0032] 113SPTT [0033] 114SPTT [0034] 115SPTT [0035] 116SPDT [0036] 120SAMP [0037] 121共同端 [0038] 140SAR逻辑 [0039] 196SAR ADC [0040] 198SAR ADC [0041] 201电容 [0042] 202电容 [0043] 203电容 [0044] 204电容 [0045] 205电容 [0046] 211SPQT [0047] 212SPQT [0048] 213SPQT [0049] 214SPQT [0050] 215SPQT [0051] 220SAMP [0052] 221共同端 [0053] 222RST [0054] 230比较器 [0055] 240SAR逻辑 [0056] 242SAR逻辑 [0057] 250计时器 [0058] 260异或门 [0059] 510NMOS [0060] 520差动对 [0061] 521NMOS [0062] 522NMOS [0063] 530开关对 [0064] 531NMOS [0065] 532NMOS532 [0066] 540闩锁 [0067] 541NMOS [0068] 542PMOS [0069] 543NMOS [0070] 544PMOS [0071] 551PMOS [0072] 552PMOS [0073] 600计时器 [0074] 610延迟缓冲器 [0075] 620与门 具体实施方式[0076] 请参考图2A,其为本发明的实施例的SAR ADC196的示意图。SARADC196转换输入信号Vin成数字输出数据D,其包含:电容201、电容202、电容203、电容204、电容205、开关220、开关211、开关212、开关213、开关214、开关215、比较器230、异或门(XOR)260、计时器 250与SAR逻辑240。 [0077] 其中,N个电容分别为电容201、电容202、电容203、电容204、电容205,其电容值分别为CN-1CN-2.........C0,且N为大于1的整数。电容201、电容202…电容205的所有顶板均电连接至共同端221,共同端221电压Vx。开关220于逻辑信号SAMP(亦即,取样信号)生效时连接共同端221到接地端。单刀四投的开关211、开关212、开关213、开关214、开关215分别连接到电容201、电容202、电容203、电容204、电容205并可连接到下列的一端:模拟输入信号Vin、接地端、正的参考电压VR和负的参考电压-VR。比较器230比较共同端221的Vx与接地电位(亦即,比较共同端221的电压极性),当逻辑信号COMP(亦即,比较信号)生效,输出二进制的决策信号Q(亦即,原始决策信号)和互补决策信号QB(两者可统称决策信号),其通过总线2输出至异或门(XOR)260与SAR逻辑240。异或门(XOR)260接收Q和QB并输出逻辑信号RDY(亦即,准备信号)。计时器250接收COMP和输出逻辑信号TO(亦即,超时信号)。SAR逻辑240接收决策信号Q、准备信号RDY和超时信号TO,并输出取样信号SAMP、比较信号COMP和多个控制位元Zn和bn。控制位元Zn和bn用于控制SPQT(单刀四投开关,亦即,开关网络)211、SPQT212、SPQT213、SPQT214、SPQT215。每个SPQT接收对应的接地位元Zn和数据位元bn,n=N-1、N-2…、0,此处,接地位元与数据位元统称为控制位元。 例如,SPQT211接收ZN-1和bN-1,SPQT213接收Z2和b2,SPQT215接收Z0和b0。 [0078] 每个SPQT的动作:若取样信号SAMP生效时,连接对应的电容的底板至模拟输入信号Vin。若取样信号SAMP失效且对应的接地位元为1时,对应的电容底板连接到接地端。若取样信号SAMP失效,对应的接地位元为0且对应的数据位元为1时,对应的电容底板连接到正的参考电压VR。若取样信号SAMP失效,对应的接地位元为0且对应的数据位元为0时,对应的电容底板连接到负的参考电压-VR。举一实例:假如取样信号SAMP生效,电容202的底板连接模拟输入信号Vin。假如取样信号SAMP生效且ZN-2为1时,电容202的底板连接至接地端。假如取样信号SAMP失效,ZN-2为0且bN-2为1时,电容202的底板连接至正的参考电压VR。假如取样信号SAMP失效,ZN-2为0时且bN-2为0时,电容202的底板连接至负的参考电压-VR。 [0079] 欲实现模拟数字转换,SAR逻辑240先使取样信号生效,以连接所有电容的底板(例如:电容201、电容202、电容203、电容204、电容205)到模拟输入信号Vin,并控制开关220连接所有电容的顶板到接地端以有效地取样模拟输入信号Vin至所有电容。然后,SAR逻辑240使取样信号SAMP失效,并使所有接地位元Zn生效,且开始一连续近似程序以逐渐决定所有数据位元bn的值,使得电压Vx逐渐的接近接地电位。逐渐接近是以迭代的处理方式,其包括N个迭代步骤,开始于解析MSB(最高位元,最重要位元)bN-1,终止于解析LSB(最th 低位元,最不重要位元)b0。在i 迭代后,bN-i被解析。例如:在第一次的迭代,bN-1被解析,th st 在第二次的迭代,bN-2被解析,依此类推。在i 迭代,解析出数据位元bN-i。例如,1 迭代,nd bn-1解析出来,2 迭代,bn-2解析出来,依此类推。 [0080] 在ith迭代进行解析数据位元bN-i的过程中,SAR逻辑240运用下列的步骤:首先,使比较信号COMP生效而命令比较器230进行比较,以决定Vx是高于或低于接地电位,亦即,检测共同端221的电压极性。其次,SAR逻辑240等待从计时器250来的超时信号TO的生效或从异或门(XOR)260(亦即,逻辑门)来的准备信号RDY的生效,以先到者为准。假如准备信号RDY先生效,SAR逻辑240锁住决策信号Q的值,使比较信号COMP失效,设定bN-i为Q,设定ZN-i为0,移动至下一次迭代以解析下一数据位元bN-i-1。假如超时信号TO先生效,SAR逻辑240使比较信号COMP失效,忽略决策信号Q,分派其拥有的二进制值给bN-i,设定thZN-i为0,移动至下一迭代以解析下一数据位元bN-i-1。当N 的迭代完成后,b0被解析且Z0被设定为0,SAR逻辑240使比较信号COMP生效以命令比较器230执行最后的比较。然后,SAR逻辑240等待从计时器250来的超时信号TO的生效或从异或门260来的准备信号RDY的生效,以先到者为准。当准备信号RDY先生效,锁住决策信号Q的值,使比较信号COMP失效,设定额外的数据b-1为Q。假如超时信号TO先生效,使比较信号COMP失效,忽略Q并分派其拥有的二进制值给b-1。于此,模拟数字的转换已被完成,并且,SAR逻辑240依照下列的方程式实现权位总和的计算以输出数字输出数据D: [0081] [0082] Wn=Cn/C0 (2) [0083] 以一较佳实施例但非用以限定本实施例而言,电容C0,C1,C2,......Cn-1构成子基数2电容阵列如下: [0084] 1<Cn/Cn-1<2,for,n=1,2,3....,N-1 (3) [0085] 和 [0086] [0087] 因此 [0088] [0089] 正在进行的迭代当中所解析位元的权重,少于后续待解析迭代的所有位元的权重总和。假设,SAR ADC240正在当前迭代解析bn,宜定义此迭代的临界电压为: [0090] [0091] 以当前迭代的Vx的值低于-Vn,critical的情形为例,目前的数据位元bn必须解析为1。假如某些原因(例如,噪声)而使bn被错误解析为0,在提供b0=0和Z0=0后的Vx结果将低于 且低于后续尚未解析的迭代的低限。这种不正确的解 析度是个极严重的错误。以当前迭代的Vx的值高于-Vn,critical的情为例,目前的数据位元bn必须被解析为0。假如某些原因(例如:噪声)而使bn被错误解析为1,在提供bn=1和Zn=0后的Vx结果将高于 且高于后续尚未解析的迭代的上限。在这种 不正确的解析度也是个极严重的错误。 [0092] 考虑在当前迭代的Vx低于Vn,critical且高于-Vn,critical,即便目前的数据位元bn未被正确解析,运用到错的解析度给bn和Zn=0所产生的Vx结果仍然会在剩余的迭代可解析的范围内。在这种情况下,bn的解析度确实无关紧要,因为剩余的迭代仍然可以逐步使Vx的值接近接地电位,无论bn=0或bn=1。换言之,存在一个不正确的解析可以被容忍的灰色地带(介于-Vn,critical与Vn,critical二者之间)。请注意,当Vx超过灰色地带,不正确的解析度将不能被容忍,但不大可能一开始错误的解析就会产生,因为在这种情况下,Vx远离接地电位,其会采取较大的减值方式以提供给比较器产生错误的解析。 [0093] 在一特例的实施例中,电容值C0C1........、CN-1以大于1小于2的共同比例构成一等比数列,明显地,方程式(3)和方程式(4)即为此特例。在另一实施例中,电容值C0、C1、.........、CN-1形成一数列,除了此数列的第一项外,其余的项小于第一项加上其余的项前的所有项的总和。 [0094] 在本发明的一些实施例中,每次比较器230执行比较时,接地电位始终是在“灰色地带”的中心。这意味着误差容忍范围可得到充分利用。因此,本发明所披露的方法是优于现有技术所揭示等的需采用多个额外电容来实现动态阈值以确保误差容忍范围可得到充分利用。 [0095] 当比较器230接收到取样指令COMP时,开始比较Vx与接地电位,比较器230预设Q和QB二者为1。当比较完成,Q和QB其中之一将切换为0。假如Q切换为0,表示Vx高于接地电位;假如QB切换为0,表示Vx低于接地电位;以上的任一种情形,异或门260皆会使准备信号RDY生效。比较器230要完成比较的时间根据Vx和接地端之间的差异幅度。如果两者相差较大,很短的时间即可完成比较;如果相差不大,需要较长的时间来完成比较。较差的状况为,如果两者的差异是零,理论上比较时间为无穷大。通常,这被称为亚稳态,这极大地阻碍了ADC的速度与功能。 [0096] 在本发明的一实施例中,如果Vx非常接近接地电位,Vx必定会落在在"灰色区域"中,这导致比较的结果无关紧要。利用此属性,SAR逻辑240使比较信号COMP生效以命令比较器30去完成比较(Vx非常接近接地端),计时器250即开始计时。假如在计时器250的时间到时,准备信号RDY没有拉高,超时信号将生效时,可假定Vx必定落在灰色地带。在此例中,SAR逻辑240将使比较信号COMP失效以命令比较器230停止这次的比较工作。既然Vx落在灰色地带,可以任意设定目前正在解析的数据位元bn的值。在第一实施例中,假如超时发生,bn依然等于0。在第二实施例中,假如超时发生,bn依然等于1。在第三实施例中,假如超时发生,bn设定为乱数产生。在第四实施例中,bn设定为与前一个值相同,亦即,bn+1。在第五实施例中,bn设定为前一次bn+1的反相值。运用超时的特性,完成每一次迭代的时间被限制住,可避免不稳定的情形,并允许高速的转换。 [0097] 接着,请参考图3的流程图,其说明了SAR ADC196在图2A的有限状态机模型下的演算法。开始为取样状态310,取样信号SAMP生效(在此实施例中,SAMP=1),所有Zn(n=0、1、2……、N-1)被设定为1和所有bn(n=0、1、2……、N-1)被设定为0。然后,进入初始(INITIAL)状态320,使取样信号SAMP失效(在此实施例中,SAMP=0),内部变数n设定N-1。然后,进入比较(COMPARE)状态330,比较信号COMP生效(在此实施例中,COMP=1)。然后,进入等待(WAIT)状态340,其中等待准备信号RDY或者超时信号TO生效,当其中一种生效后,进入更新位元(UPDATE_B)状态350。在更新位元(UPDATE_B)状态350中,决策信号Q被锁起来,比较信号COMP未生效(在此实施例中,COMP=0),bn设定Q的值假如准备信号RDY生效。然后,检查内部变数n是否为-1(状态360),假如n不为-1,进入更新电压(UPDATE_VX)状态 370,Zn设定为0。然后,进入下次值状态380,内部变数n递减1,然后回到比较(COMPARE)状态330。在状态360中,假如n为-1时,进入后处理(POST_PROCESS)状态390,数字输出数据D使用方程式(1)计算,然后,回到取样(SAMP)状态310去执行下一次模拟数字转换。 [0098] 依据上述的状态,数字输出数据D基于各权重Wn并运用方程式(1)计算,且可利用公式(2)推导。在现实中,人们可能只知道有电容率的标称值Cn/C0(n=1、2、…….、N-1)。由于制造过程中电容201、电容202、电容203、电容203、电容204、电容205的限制容忍值,让明确的值可从标称值推导。电容率明确的值可以由标称值推导,使用标称值去计算数字输出数据D可以得精确的结果。这个问题可以通过执行前景的校正而取得良好估算的准确权位值Wn而获得削减。 [0099] 结合图3的演算法与图2A实施例的说明,本发明所提供的连续近似寄存模拟数字转换的方法实质上包含了以下的步骤: [0100] (a)取样模拟输入信号至多个电容:亦即,取样状态310。在此步骤中,共同端221连接至接地端而使得电容的底板连接到模拟输入信号。 [0101] (b)以该多个电容的总数初始化内部变数为一上限:亦即,初始状态320。在此步骤中,共同端221与接地端断开,电容的底板连接到接地端。 [0102] (c)命令比较器开始比较,以检测该多个电容的电压极性,并运用计时器设定一比较上限时间:亦即,比较状态330。在此步骤中,比较器检测共同端221的电压极性,并且,比较器输出决策信号Q(或原始决策信号)与互补决策信号QB,两者开始时皆设为1;并且,当其中一个决策信号转为0时,比较停止。 [0103] (d)若比较完成于计时器所设定的比较上限时间前,设定一内部变数所索引的一数据位元为一比较结果,反之设定内部变数所索引的数据位元为1或0而无关于比较结果:亦即,等待状态340。此步骤更包含了:若超过比较时间上限后比较仍未完成,设定由内部变数所索引的数据位元为预设值。 [0104] (e)依据内部变数所索引的数据位元调整与其对应的电容电压:亦即,更新位元状态350。在此步骤中,依据由内部变数所索引的数据位元,以该多个电容来调整电压值,方式为:依据由内部变数所索引的数据位元的值,连接由内部变数所索引的电容底板至第一参考电压或者第二参考电压。 [0105] (f)递减内部变数:亦即,更新电压状态370。其依据内部变数所索引的开关网络的决策信号来更新共同端的电压。 [0106] (g)若内部变数尚未到达一下限则回到步骤(c),反之,基于在于步骤(d)中所设定的所有数据位元的权重总和输出为一输出数据并返回步骤(a):亦即,状态360与后处理状态390。 [0107] 接着,请参考图2B,其揭示了SAR ADC198用前景校正能力。图2B的SAR ADC198与图2A中的SAR ADC196两者的差异,当重置信号RST生效时,额外的开关222将连接共同端221到接地端。SAR逻辑242的演算法不同于图2A的SAR逻辑240。SAR ADC198采用正常模式或校正模式。在正常模式下,重置信号RST不会生效,使得图2B的SAR ADC198和图2A中的SAR ADC196的功能完全相同。在校正模式下,取样信号SAMP不会生效,图2B的SAR ADC198将忽视模拟输入信号Vin并自已产生输入信号。 [0108] 请参考图4,其为图2B的本发明实施例的SAR ADC198中,用于校正权重Wm(其中,Cn/C0比例为0 [0109] 然后,进入注入状态(INJECT)410,重置信号RST失效(RST=0),bm设置为1(例如,对应于权重Wm要被校正的数据位元),Zn设置为0,使得n [0110] 接着,进入初始(INITIALIZE)状态420,其中内部变数n设置为m-1。然后进入比较(COMPARE)状态430,比较信号生效。然后进入等待(WAIT)状态440,其中等待准备信号RDY生效或者超时信号TO生效,无论何者先到皆进入更新位元(UPDATE_B)状态450。更新位元(UPDATE_B)状态450中,决策信号Q的值被锁住,假如准备信号RDY生效,bn即设为Q的值。然后,检查内部变数n是否为-1(状态460)。假如n不为-1,进入更新电压(UPDATE_VX)状态470,zn设定为0。然后,进入下次值(NEXT_n)状态480,内部变数n递减1,然后,回到比较(COMPARE)状态430。在状态460中,假如n为-1,进入更新权重(UPDATE_Wm)状态490,其中,Wm的计算如公式(7): [0111] [0112] 请注意,校正是非常相似于正常ADC的转换,差别仅在于输入不从Vin取样而是从注入状态(410)中注入,其可有效地使输入信号等于bn的权重。 [0113] 请注意,演算法400用于校正Wn,其中0 [0114] 结合图4的演算法与图2B的实施例说明,本发明所提供的另一个连续近似寄存模拟数字转换的方法,亦即,校正方法,包含了以下的步骤: [0115] (a)清除多个电容的电荷,其中每个电容各具有一索引:亦即,重置状态405。在此步骤中,共同端221连接至接地端并且电容的底板也连接到接地端。 [0116] (b)依据校正时的电容的权重所代表的一总数在该多个电容上建立一初值电荷:亦即,注入状态410。在此步骤中,共同端与接地端断开,且电容的底板连接到第一参考电压。具有比正在校正中的电容权重高的电容底板,均连接至接地端。并且,具有比校正时的电容权重低的电容底板则连接到第二参考电压。亦即,除了校正时的电容所对应的数据位元被设为1外,所有数据位元均设为零,且对应于校正时的电容的接地位元与相较于校正时的电容为低权重的所有电容所对应的所有接地位元在校正时均设为0。 [0117] (c)初始化一内部变数至校正时的电容的索引:亦即,初始状态420。 [0118] (d)命令一比较器开始比较以检测该多个电容的一电压极性,并开启一计时器以设定一比较时间上限:亦即,比较状态430。在此步骤中,比较器检测共同端的电压极性,输出决策信号Q(或原始决策信号)与互补决策信号QB,两者开始时皆设为1;并且,当其中一个决策信号转为0时,比较停止。 [0119] (e)若在比较时间上限之前完成比较,设定一内部变数所索引的一数据位元为一比较结果,反之设定内部变数所索引的数据位元为1或0而无关于比较结果:亦即,等待状态440。此步骤更包含了:若超过比较时间上限后比较仍未完成,设定由内部变数所索引的数据位元为预设值。 [0120] (f)依据内部变数所索引的电容所对应的数据位元来调整电容电压:亦即,状态450。在此步骤中,依据内部变数所索引的电容所对应的数据位元,连接由内部变数所索引的电容底板至第一参考电压或第二参考电压。 [0121] (g)递减内部变数:亦即,状态480。 [0122] (h)若内部变数尚未到达一下限,回复到步骤(d),反之,基于在步骤(e)所设定的所有数据位元的权重总和来决定一校正权重给校正时的电容,换句话说,校正权重是以提供给所有权重小于校正时的电容的该多个电容的该多个数据位元的权重总和决定:亦即,状态460与状态490。 [0123] 图2A中SAR ADC196和图2B中的SAR ADC198为单端点的电路,其同样可运用于差动电路。本领域技术人员可以本发明的技术转换至差动电路,以下不再赘述(基本上处理单端点电路是差动电路的一半,复制单端点电路即可变成差动电路的另一端)。在差动电路的实施例中,输入模拟信号Vin包含第一端Vin+和第二端Vin-,电压Vx包含第一端Vin+和第二端Vin-。接地端由共模电压端取代,且比较器比较Vx+和Vx-而非并Vx跟接地电位比较。 [0124] 请参考图5,其为比较器500的示意图,适用于图2A的SAR ADC196与图2B的SAR ADC198差动电路。因为其为差动电路的实施例,Vx+与Vx-比较,而非Vx与接地电位比较,因为Vx改为Vx+-Vx-。比较器500包含:差动对520、开关对530、闩锁540、拉升型PMOS(P通路的金属氧化半导体)对551、552。差动对520包含NMOS(N通路的金属氧化半导体)521与522,并分别接收差动信号Vx+与Vx-。NMOS510的偏压由比较信号COMP控制,用以提供尾电流给差动对520。开关对530包含NMOS531与NMOS532,由比较信号COMP控制,用以致能差动对520的输出。闩锁540以CMOS反相器的交叉耦合对实现(CMOSFFT短路),包含:第一CMOS反相器和第二CMOS反相器。第一CMOS反相器由NMOS541和PMOS542(PMOS FFT短路)构成,第二CMOS反相器,其由NMOS543和PMOS544所构成。闩锁540经由开关对530接收差动对520的输出,以输出决策信号Q与互补决策信号QB。PMOS551和552由比较信号COMP控制。于此,VDD表示正电源供应端而VSS表示负电源供应端。当比较信号COMP失效时,差动对520的尾电流被切断(由于NMOS510),差动对520的输出被截止(由于开关对530),且Q和QB拉高(由于PMOS551和552)。当比较信号COMP生效且Vx+高于Vx-,NMOS521将超过NMOS522电流,使Q到被拉低和QB被拉高。当比较信号COMP生效且Vx+低于Vx-,NMOS522将超过NMOS521电流,造成QB被拉低和Q拉高。 [0125] 在另一个实施例中,可以另一种逻辑门取代异或门260(图2A与图2B),例如,NOR门。请注意,当不可能二个输入都是低(逻辑零)的状况,NOR门的功能等于异或门。 [0126] 请参考图6,计时器600可做为计时器250的实施例(图2A与图2B)。计时器600包含延迟缓冲器610和与门(AND gate)620。延迟缓冲器610包含串接偶数个反相器。当比较信号COMP失效时,超时信号TO也失效。当比较信号COMP生效时,超时信号TO将在延迟缓冲器610的电路延迟一定时间后生效。 [0127] 现在请参考图2B,现说明另一种未绘制于图中的实施例。将开关222移除且提供给开关220的控制信号被取代为一替代取样信号SAMP’,此替代取样信号SAMP’由取样信号SAMP和重置信号RST进行逻辑或运算而取得。在另外的实施例,当其中取样信号SAMP或重置信号RST生效时,共同端221连接到接地端。由本领域技术人员的技术而言,这种实施例可等效到图2中的SAR ADC198。 |