Analog device calibration method, analog integrated circuit and codec

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマルチチャネルアナログ集積回路におけるチャネル利得の較正に関する。

【０００２】

【従来の技術】近年、複数個のチャネルにわたって共有（多重化）され得るアナログ回路の開発にかなりの興味が持たれている。 共有チャネルの数、例えば単一のデジタルシグナルプロセッサ（ＤＳＰ）によって共有されるチャネルの数、が増大すると、抵抗素子によって必要とされる回路面積が問題になってくる。

【０００３】調節リンク回路は、半導体回路の反復された部分にわたって通常見い出される抵抗値（それゆえ利得）のばらつきを保証するために用いられる抵抗素子を実現したものである。 利得のばらつきを保証するために、調節可能な値を有する抵抗素子が調節（トリミング）される。 このトリミングには、抵抗が形成されている表面積を変化させ、それによってデバイスの利得をアップグレードして等化するために、抵抗経路内のフューズを溶かすことが含まれる。

【０００４】抵抗トリミング回路の一例は、プレシジョンマイクロデバイセズ社(PrecisionMicro Devices, In
c.)（米国カリフォルニア州サンノゼ）によって所有されている米国特許第４，７７７，４７１号に記載されている。 そこに記載されているトリミング回路は、種々の精密な集積回路における利得を調節するのに適している。 図１は、調節（トリム）リンクを溶断するためにアバランシェ降伏を利用するトリミング回路の一部を示した図である。 この図において、端子Ａは、抵抗Ｒ ₁の第１端、ツェナーダイオードＺ ₁のカソード端およびパッドＰ１に電気的に接続されている。 Ｒ ₁の第２端は、抵抗Ｒ ₄を介してダイオードＺ ₁のアノード端、および抵抗Ｒ ₃およびＲ ₅の第１端に電気的に接続されている。 ダイオードＺ ₁のアノード端は、ツェナーダイオードＺ ₂のアノード端に電気的に接続されている。 ダイオードＺ ₂のカソード端は、抵抗Ｒ ₅の第２端およびパッドＰ２に電気的に接続されており、抵抗Ｒ ₃の第２端は端子Ｂに電気的に接続されている。

【０００５】トリミングの間に、デバイスの固有のアバランシェ降伏特性を用いて、高電流パルスがパッドＰ１
からパッドＰ２に対して印加され、ダイオードＺ ₁が短絡される。 Ｚ ₁が短絡されると、Ｒ _AC ＝Ｒ ₁ Ｒ ₄ ／（Ｒ ₁ ＋
Ｒ ₄ ）となる。 さらに抵抗を調節するためには、電流パルスがパッドＰ２からパッドＰ１へ印加され、ダイオードＺ ₂が短絡されてＲ _AC ＝１／（１／Ｒ ₁ ＋１／Ｒ ₄ ＋１
／Ｒ ₅ ）となる。

【０００６】

【発明が解決しようとする課題】この種のトリミング機構を用いることによって正確かつ効率的に利得を調節することが可能であるが、必要とされる抵抗、ダイオードおよびパッドを形成するためにかなりの基板面積が消費される。 チャネル数が増大すると、必要とされるトリミングは増加する。 トリミングが増加することにより、素子作製は、素子製造および較正テストの双方の面でより複雑になる。 さらに、複数個のチャネルに対するトリミング要求は、トリムリンクに接続するために必要になるプローブコンタクトの数、トリムリンクが連続していることを確認する必要、プローブコンタクトがクリーニングされるべき頻度、自動化されたテストに関して必要とされるリレーの数、およびテストに必要とされる時間を増大させる。

【０００７】

【課題を解決するための手段】本発明は、マルチチャネルアナログ集積回路を較正するために必要とされるトリムリンクの数を低減する方法を提供する。 この低減により、従来技術に従って設計された共有チャネル回路において、トリムリンクをサポートする目的で通常用いられてきた回路基板面積を別途利用することが可能になる。
本発明の一実施例においては、マルチチャネル回路を構成する複数個のチャネルのうちのわずか１つのチャネルの利得を恒久的に較正するためにのみトリムリンクを調節することを含む方法が提供されている。 調節されたチャネルは、その後、回路のうちの残りのチャネルの利得を比較するリファレンスとして用いられる。 それゆえ、
利得調節回路は、回路のうちの残りのチャネルに対して供給される必要がない。 それぞれのチャネルの利得を参照チャネルの利得に一致させるために必要とあれる利得を決定する較正係数は、この比較に従って生成される。
係数は、それぞれのチャネルから導出されたデータに関して実行される計算に用いられるようにストアされることが望ましい。

【０００８】本発明の望ましい実施例には、全体としてマルチチャネル（Ｎ−チャネル）コーデックを構成している複数個のアナログ／デジタル（Ａ／Ｄ）およびデジタル／アナログ（Ｄ／Ａ）コンバータおよびデジタルシグナルプロセッサが含まれる。 Ｎ−チャネルコーデックは、コーデックを構成しているそれぞれのコンバータに含まれる単一のＡ／ＤあるいはＤ／Ａ部分に関してのみ含まれている調節可能回路を有している。 この単一の調節可能なＡ／ＤおよびＤ／Ａコンバータ部分は、残りの経路の利得を較正する較正係数を生成する基礎を提供する目的のために、調節可能な回路を利用して、ダイテストの段階で較正されることが望ましい。

【０００９】トリミング回路を供給する必要性をなくしてマルチチャネルアナログ回路のそれぞれのチャネルを調節する目的でテストを実行することの必要性をなくすことにより、多くの利点が実現される。 例えば、通常必要とされるプローブコンタクトおよびトリムリンクを除去することによってデバイスの設計および較正が単純化され、微細化に寄与する。 製造コストおよびテスト時間の双方における同一基準での低減は、特にチャネル数が増大するにつれて、かなりのものとなる。 調節されたリファレンスチャネル（あるいは経路）は、回路の他の部分によって用いられる正確な信号源あるいは既知のリファレンスとしても用いられる。

【００１０】

【発明の実施の形態】従来技術に係る抵抗トリミング技法を用いたアナログ集積回路の単一のチャネルの較正によれば、そのチャネルの利得を例えば±２０ｍｄＢ以内に実効的かつ正確に較正することが可能であることが示されている。 しかしながら、この種の較正は、複数個のチャネルが構成されなければならない場合には厄介であり高コストである。 本発明は、アナログ半導体回路の複数個のチャネルを、まず従来技術に係る方法を用いて回路内の１つの経路すなわちチャネルをトリミングし、次いでそのトリミングされたチャネルをトリミングされていないチャネルを較正する係数を計算するために利用することによって較正する方法を提供する。

【００１１】従来技術に係る単一のコーデック（例えば
AT&T Microelectronics（米国ペンシルバニア州アレンタウン）によって製造されているＴ７５１３、Ｔ７５１
７、Ｔ７５７０、Ｔ５５７０およびＴ７５４８など）
は、コーデックのそれぞれのコンポーネントの許容範囲をマッチさせるために、ウエハテストレベルでトリムリンク回路を用いており、絶対精度として±１８０ｍｄＢ
を保証している。 絶対精度という術語は、パッケージング、温度および電源電圧の変動に起因するすべての偏差を含む全体としての許容範囲を示している。

【００１２】本発明の望ましい実施例の１つが、図２に示されている、１６チャネルプログラマブルパルス符号化変調（ＰＣＭ）コーデック１００である。 コーデック１００は、ＡＴ＆Ｔによって製造されているＴ７５３１
／３５チップセットによって実現されている。 Ｔ７５３
１／３５チップセットは、Ｔ７５３１デジタルシグナルプロセッサ（ＤＳＰ）１０２と、２つのＴ７５３５ ８
チャネルＡ／Ｄ−Ｄ／Ａコンバータ１０４、１０６とを含んでいる。 Ｔ７５３１／３５チップセットは、本明細書において参照文献とされる、ＡＴ＆Ｔによって１９９
４年４月１５日に発行された暫定データシートにより詳細に記述されている。 （それぞれのＴ７５３５を含む）
コーデックのプログラマブル機能はチャネルあたりのものであり、それぞれ個別の送信／受信利得調節を含んでいる。 単一チャネルコーデックと同様、Ｔ７５３１／３
５チップセットにおいてチャネル毎に要求されるアナログ利得精度は、Ａ／ＤあるいはＤ／Ａコンバータ方向のそれぞれにおいて、絶対精度でおよそ±１８０ｍｄＢ
（±２％）である。

【００１３】本発明に係る１６チャネルプログラマブルコーデック１００は、Ｔ７５３５８チャネルＡ／Ｄ−Ｄ
／Ａコンバータ１０４、１０６のそれぞれの１つのチャネルのわずか一方向（Ａ／ＤあるいはＤ／Ａ経路）に対してのみ高精度なトリミングが必要とされる、という新しい特徴を有している。 トリミングされた経路は、その後、それぞれのコンバータに含まれる他の１５個のチャネル経路を較正するために、ＤＳＰによってリファレンスとして利用される。 ＤＳＰ１０２は、出力信号を生成する既知の電圧信号をそれぞれの経路に対して印加し、
トリミングされていない経路において生成された出力信号をトリミングされた経路において生成された信号と比較することによって、トリミングされていないチャネル経路を較正する。 トリミングされていないそれぞれの経路を較正するために必要とされる実効利得がこのようにして決定される。 ＤＳＰ１０２は、処理の間に用いられる付加係数としての利得を有することが望ましい。 従来技術に係るトリミング技法を用いると、それぞれのＴ７
５３５内の８個のチャネルのそれぞれを較正するために、５０のトリムリンクが必要であると推定される。 それぞれのコンバータ上に５０のトリムリンクを実現するために必要とされるかなりのチップ面積とプローブパッドの数により、大量生産に関して製造上の問題が生じ得る。 このような問題は、本発明によって回避される。

【００１４】Ｔ７５３５ ８チャネルコンバータ１０
４、１０６のブロック図が図３に示されている。 コンバータは、８チャネルのＡ／ＤおよびＤ／Ａセクションとアナログハイブリッドおよびターミネーションが組み合わされた部分１０８、オーバーサンプリングデータインターフェース１１０、参照電圧１１２、および制御インターフェース１１４を含んでいる。 それぞれのコンバータの８個のチャネルは、オーバーサンプリングインターフェース１１０と通信する。 それぞれのチャネルのＡ／
Ｄ経路において生成されたデジタルデータは、多重化されてインターフェース１１０を介してＤＳＰ１０２に送られる。 ＤＳＰ内で生成されたデータは多重化されてインターフェース１１０を介してＤ／Ａに送られる。 制御インターフェース１１４は、それぞれのコンバータの種々の利得設定、ループバックおよびパワーダウンモードをアクティベートする制御データをＤＳＰから受信する。 参照電圧１１２は、第１チャネル経路較正によってトリミングされたコンバータによって用いられる高精度バンドギャップ参照電圧である。

【００１５】図４は、それぞれのコンバータ１０４、１
０６を構成している８個のチャネルのうちの１つのチャネル１２０を模式的に示したブロック図である。 チャネル１２０は、可変利得増幅器Ｕ３とアンチエイリアシングフィルタＵ５とから構成される入力段１２４を有している。 アナログデータは入力段１２４において受信され、増幅されて濾波され、シグマ−デルタ（ΣΔ）Ａ／
Ｄコンバータ１２６に供給される。 Ａ／Ｄコンバータによってアナログ入力からデジタルデータが生成（符号化）され、（インターフェース１１０を介して）処理されるためにＤＳＰ１０２に送られる。 Ｄ／Ａコンバータ１２８はＤＳＰ１０２から（インターフェース１１０を介して）デジタルデータを受信し、アナログデータに変換（復号化）する。 （バンドギャップ）参照電圧１３０
は、Ａ／ＤおよびＤ／Ａコンバータ１２６、１２８にそれぞれ電気的に接続されている。 参照電圧は、変化する状況下でそれぞれの経路に関した最大電圧レベルを設定するために用いられる。 フィルタ１３２は、受信フィルタＵ７および可変利得段Ｕ９を有している。 アナログハイブリッド可変利得段１４０は、電気的にフィルタ１３
２に接続されており、加算器Ｕ１１、ハイブリッド利得増幅器Ｕ１３および可変利得増幅器Ｕ１５を有している。 加算器Ｕ１１およびＵ１３、Ｕ１５の利得は、種々のコーデック較正モードに関するループバック配置と同様、ＤＳＰ１０２によって制御される。

【００１６】図５は、図２のＤＳＰ１０２をより詳細に示したブロック図である。 ＤＳＰブロック１５５は、Ｄ
ＳＰエンジン１５０、ＤＳＰ ＲＯＭ１５２およびＤＳ
ＰＲＡＭ１５４を有している。 デシメータ１５６およびインタポレータ１５８は、コンバータ１０４、１０６のそれぞれのオーバーサンプリングデータインターフェース１１０から出力されるシグマ−デルタデジタルビットストリームを処理するためにＤＳＰブロック１５５と直接通信する。 デシメータおよびインタポレータは、それぞれのチャネルとＤＳＰとの間のシリアルデータの時間配置を同期させる時間スロット割り当て器ＴＳＡ１７２
と電気的に接続されている。 システムＰＣＭインターフェース１６０は、データ転送ブロック１６２およびμ−
Ｌａｗ／Ａ−Ｌａｗコンバータ１６４を有している。 クロックシンセサイザ１６６は、ＤＳＰおよびＡ／ＤおよびＤ／Ａに対して必要とされる内部クロックのすべてをシステムインターフェースに供給されるクロック入力から合成する。 ジョイントアクセステストグループ（ＪＴ
ＡＧ）１７０インターフェースがテスト目的で含まれている。 ＪＴＡＧ１７０は、ＤＳＰブロック１５５と直接通信する。 マイクロコントロールインターフェース１６
８は、システムＰＣＭインターフェース１６０、ＤＳＰ
ブロック１５５、ＴＳＡ１７２およびＴ７５３５制御インターフェース１１４と通信する。 Ｔ７５３５ ８チャネルコンバータ１０４、１０６のそれぞれに対する利得およびバランスネットワーク設定、終端インピーダンス設定、パワーアップ／パワーダウンコマンド、時間スロット割り当て、デジタルループバック設定およびコマンドは、マイクロコントロールインターフェース１６８を通じて供給される。

【００１７】製造直後のテストにおいて、それぞれのＴ
７５３５コンバータ１０４、１０６の第１チャネルの１
つの経路（例えばＤ／Ａ１）と参照電圧とが、従来技術に係るトリミング技法によって較正される。 但し、正確なトリミングを行なう経路の選択はＤ／Ａ経路に限定されている訳ではない。 Ａ／Ｄ経路、例えばＡ／Ｄ１、
が、それぞれのコンバータ内でのリファレンスとして用いられ得るが、このような修正は本発明の範疇に含まれている。 第１チャネル経路のトリミング手段は当業者には公知である。

【００１８】コーデックに電源が供給されると、ＤＳＰ
１０２は初期化を行なって較正ルーチン、すなわちそれぞれのコンバータ１０４、１０６の残りのチャネルのそれぞれを較正する手続き、を制御する。 これを実現する１つの方法は、ＤＳＰによって生成された既知の電圧信号を供給し、トリミングされたＤ／Ａ経路（すなわちＤ
／Ａ１）に供給することである。 その結果得られるアナログ信号は、回路を経由してＡ／Ｄ入力経路のそれぞれに対して（ルーティングによって）供給される。 適切なインバンド波形が、リファレンス入力として用いられるように生成される。 トリミングされていないチャネル経路のデジタル出力のそれぞれが、理想的なＡ／Ｄによって生成される出力の期待値と比較される。 トリミングされていないチャネル経路を理想的な経路に対して較正するために必要とされる利得が生成され、望ましくはＤＳ
Ｐ１０２中にストアされる。

【００１９】次いで、トリミングされていないＤ／Ａ経路を較正する目的で、デジタル的に生成された信号がそれぞれのＤ／Ａ入力に印加される。 デジタルリファレンス信号に応答して生成されて出力された信号が、ループバックモードを介して、それぞれのチャネルの対応する、較正済みのＡ／Ｄ入力経路に対して供給される。 その後、ＤＳＰ１０２は、（ＤＳＰに対して供給された）
それぞれのＡ／Ｄ出力で応答して生成されたレスポンスを比較して等値し、それに従ってそれぞれのチャネルに対するＤ／Ａ利得を調節する。 期待される出力（較正のターゲット）は既知である。 なぜなら、ＤＳＰはＤ／Ａ
に対して供給された信号を生成し、受信されたＤ／Ａ信号をＤ／Ａ入力において生成されたデジタル信号と比較するからである。 それによって、あらゆるＤ／Ａ経路利得誤差が調節されて補償される。 既知の較正係数はストアされてその後利用される。

【００２０】前述されているように、Ｄ／Ａ１の代わりにＡ／Ｄ１から較正を開始することが、例えば較正時間を改善する必要という観点からは賢明である場合がある。 他のトリミングされていないＡ／Ｄ経路の比較をするために用いられるＡ／Ｄ１信号は、明示的に生成される必要はない。 これは、コンバータ１０４、１０６によって、単純に２つのＤＣ電圧間を交互に切り替えることによって生成され得る。 すべてのトリミングされていないＡ／Ｄ経路の出力信号はトリミングされた経路の出力信号とＤＳＰ１０２によって比較され、対応する較正係数が計算されてストアされる。 その後、それぞれのＤ／
Ａ出力経路がループバックを介して自身のＡ／Ｄ入力経路に接続される。 ＤＳＰはある電圧信号のデジタル表現をそれぞれのＤ／Ａ入力に供給し、そのチャネルのＡ／
Ｄ出力信号を期待される信号レベルと比較する。 その後、Ｄ／Ａ較正係数が比較に基づいて計算され、望ましくはストアされる。

【００２１】較正の改善が、トリミングされたＡ／Ｄ１
経路を介してＤ／Ａ出力信号を個別にルーティングすることによっても実現され得るということは企図されている。 しかしながら、この種の方式を用いる場合には、それがもたらすルーティングおよびテスト時間の増大に充分注意する必要がある。 ＤＳＰ１０２によって生成される信号の周波数を制限する意図はないが、１．０２ｋＨ
ｚの正弦波がスルーレート歪みに起因する効果を最小にする、ということが見い出されており、前述された本発明の実施例においても用いられる。

【００２２】図６は、本発明に係るコーデック１００のチャネルを較正する１つの方法を示した流れ図である。
この方法は、１つのチャネル、すなわち４番目のチャネルの経路Ｄ／Ａ４、が、ウエハプローブの段階で利得を調節するようにトリミングされていることを仮定している。 それゆえ、チャネル４のトリミングされた経路Ｄ／
Ａ４に関する係数は１に規格化されている。 他のチャネルに対する係数は、予め構成されたチャネルＤ／Ａ４の規格化された利得に相対的なものとして生成される。

【００２３】図６のブロック１８０は、コンバータ１０
４、１０６のリセット、およびそれぞれのコンバータのオーバーサンプリングデータインターフェース１１０の同期、を含むステップを表している。 ＤＳＰ１０２は、
ブロック１８０によって表現されているタスクを実行する。 ブロック１８２によって表現されている次のステップは、それぞれのチャネルのパワーオンを要求する。 このことを実現するために、それぞれのコンバータ１０
４、１０６の制御レジスタ（図示せず）におけるすべてのデータビットが、それぞれのチャネルに関してＤＳＰ
１０２によってゼロにセットされる。 ブロック１８４
は、制御レジスタの較正ビットのそれぞれが１にセットされ、それぞれのＤ／Ａ４の出力がそれぞれのＡ／Ｄ経路の入力に対して接続されるステップを表わしている。
それぞれの較正ビットは、それぞれのコンバータ内のチャネルに対応する。

【００２４】次のステップにおいては、４番目のチャネル（経路Ｄ／Ａ４）に対して０ｄｂｍ０のデジタル正弦波が供給される（ブロック１８６）。 本発明の望ましい実施例においては、この０ｄｂｍ０デジタル正弦波は１
０２０Ｈｚのアナログ正弦波信号を生成し、ＶＲＰ出力においておよそ０．９８３Ｖｒｍｓの信号を供給する。
この出力信号は、それぞれのＡ／Ｄ入力に供給される。
それぞれのＡ／Ｄチャネル出力（それぞれの送信シグマ−デルタビットストリーム）における信号振幅が測定され、期待される値に対して比較される（ブロック１８
８）。 期待される値は、内部利得が誤差フリーであるという仮定に基づいて計算される。 その後、それぞれのＡ
／Ｄチャネル経路に関して利得係数が計算される（ブロック１９０）。

【００２５】次のステップは、ＤＳＰ１０２が、コンバータ１０４、１０６内において、それぞれのＤ／Ａ出力をループバックにセットすることを要求する（４番目のチャネルの駆動はオプションである）（ブロック１９
２）。 ブロック１９４においては、それぞれのチャネルがＰＣＭ０ｄＢｍデジタル正弦波によって駆動される。
ブロック１９６においては、それぞれのＡ／Ｄチャネル１２８（図４）出力における信号振幅が測定され、測定された値が参照値、すなわち４番目のチャネルの規格化された参照すなわち期待値と比較される。

【００２６】その後、ＤＳＰ１０２において、それぞれのＤ／Ａ経路に関する利得修正係数がＡ／Ｄ較正係数を用いて計算される（ブロック１９８）。 定義から、チャネル４の係数は１である。 ステップ２００においては、
ＤＳＰが較正係数を、それらが許容される範囲内にあるか否かを決定するためにテストする。 許容範囲外にある場合には、較正が失敗したことを表わす、そのチャネルに対応するフラグがＤＳＰ内において生成される。 すべてのチャネルの利得が許容範囲内（例えば０．９７５から１．０２５）に入るように較正され得た、ということが決定された場合には、それぞれのチャネルから導出されたデータを処理する間に利用される目的で、対応する較正係数がＤＳＰ１０２によってストアされる。

【００２７】以上の説明は、本発明の一実施例に関するもので，この技術分野の当業者であれば、本発明の種々の変形例が考え得るが、それらはいずれも本発明の技術的範囲に包含される。 本明細書においては、本発明は、
望ましい実施例である、Ｔ７５３１／３５チップセットによって構成された１６チャネルコーデック１００を特に参照して記述されている。 しかしながら、本発明は複数個のチャネル（すなわち複製回路）を有するように構成されたあらゆるデバイスに対して適用可能であり、デバイス内に含まれている回路のトリミングが最小で済むという利点を有している。 デバイスには、例えば、複製回路の較正、および較正係数の生成、ストアおよび利用が可能な、マイクロコントローラ、ＡＳＩＣ、ＰＧＡあるいは同様の回路が含まれていることのみが必要である。 ある場合には、正弦波の代わりに矩形波あるいは他の波形（デジタルあるいはアナログ）が用いられることによってロジックが単純化され得る。

【００２８】

【発明の効果】以上述べたごとく、本発明によれば、マルチチャネルアナログ集積回路を較正するために必要とされるトリムリンクの数を低減する方法およびその方法に従って作製されたアナログ集積回路が提供される。

【図面の簡単な説明】

【図１】従来技術に係るトリミングプロセスにおいて用いられるアナログ集積回路の一部を示した図である。

【図２】本発明に係るマルチチャネルアナログ集積回路の望ましい実施例を示すブロック図である。

【図３】図２に示された回路に含まれる８チャネルコンバータのブロック図である。

【図４】図３に示された８チャネルコンバータの単一信号処理チャネルを示す図である。

【図５】図２に示された回路に含まれるデジタルシグナルプロセッサのブロック図である。

【図６】本発明に係るプロセスを実行するために必要とされるステップを識別する流れ図である。

【符号の説明】

１００ コーデック １０２ デジタルシグナルプロセッサ １０４、１０６ ８チャネルＡ／Ｄ−Ｄ／Ａコンバータ １０８ ８チャネルＡ／Ｄ−Ｄ／Ａアナログハイブリッドおよびターミネーション １１０ オーバーサンプリングデータインターフェース １１２ 参照電圧 １１４ 制御インターフェース １２０ チャネル １２４ 入力段 １２６ シグマ−デルタＡ／Ｄコンバータ １２８ Ｄ／Ａコンバータ １３０ 参照電圧 １３２ フィルタ １４０ アナログハイブリッド可変利得段 １５０ デジタルシグナルプロセシングエンジン １５２ ＤＳＰ ＲＯＭ １５４ ＤＳＰ ＲＡＭ １５５ ＤＳＰブロック １５６ デシメータ １５８ インタポレータ １６０ システムＰＣＭインターフェース １６２ データ転送 １６４ μ／Ａ−Ｌａｗコンバータ １６６ ＰＬＬクロックシンセサイザ １６８ マイクロコントロールインターフェース １７０ Ｊ ＴＡＧ １７２ 時間スロット割り当て器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート ヘンリー ヴァイデン アメリカ合衆国，18103 ペンシルヴァニ ア，アレンタウン，グリック アヴェニュ ー 1116