【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アナログ信号処理装置、特にテレビジョン装置等の映像及び音声信号処理装置に関する。 〔従来例及びその問題点〕 アナログ・デジタル変換器（以下“ＡＤＣ”という）
は、アナログ電気信号の遅延を必要とする場合に、しばしば用いられる。 例えば、入力テレビジョン（ＴＶ）信号の映像部分を基準映像信号に同期させるために用いるフレーム同期装置（フレーム・シンクロナイザ、以下“ＦＳ”という）では、入力映像信号を入力映像信号の副搬送波バーストに関係するタイミングでサイプリングし、連続するサンプルをデジタル形式に変換してメモリに書き込む。 次に、デジタル信号を、メモリから読み出し、基準信号の副搬送波バーストで制御するタイミングでアナログ信号に変換する。 更に、入力信号の映像と音声部分とを所望の厳密さで同期させるために、音声部分を遅延させる必要がある場合があり、これは音声部分をデジタル形式に変換し、アナログ信号に再変換する前にデジタル遅延線を用いて選択量だけデジタル信号を遅延させて行える。 デジタル遅延線は本来、アナログ遅延線より正確であるので、特にこの目的には好ましい。 しかし、アナログ及びデジタル間の変換操作を行う際、
幾つかの問題が起きる。 例えば、ＡＤＣが逐次比較レジスタ（最終値に逐次近似されていくデジタル値を蓄積するレジスタ：Successive approximation register）デジタル・アナログ変換器（以下“ＤＡＣ”という）及び比較器を含む逐次比較型あっても、デジタル処理手段のデジタル出力信号をアナログ信号に戻すのに別のＤＡＣ
を必要とした。 また逐次比較型ＡＤＣ内のＤＡＣの伝達関数の非直線性によりデジタル遅延線に供給されるデジタル信号がアナログ入力信号を正確に表わさなくなる。
また、デジタル信号を上位ビットに変換する際の非直線性により、特定のアナログ入力値を表わすことができなくなる場合がある。 即ち、ＤＡＣの伝達関数は、アナログ入力信号値がある大きさになると、不確定であることがある。 従来の逐次比較型ＡＤＣに起きる他の問題は、サンプル・ホールド・ドループと呼ばれているものである。 ＡＤ
Ｃは、その動作中、比較器への入力信号を一定に保つために入力部にサンプル・ホールド回路を有する。 このサンプル・ホールド回路は、蓄積コンデンサを用いているが、コンデンサの電荷漏洩のため、比較器の入力端子に印加される電圧は降下する。 予想できるように、降下電圧は漏洩電流の関数となる。 逐次比較型ＡＤＣに含まれるＤＡＣが、上位（ビット用）ＤＡＣ及び下位（ビット用）ＤＡＣに別れて構成されている場合、サンプル・ホールド回路が出力する信号を、最上位ビット（ＭＳＢ）
から始まって相次ぐビットでデジタイズし、サンプル・
ホールド回路の出力が安定する以前に、ＭＳＢ変化が行われ、ドリフトの振幅が上位ＤＡＣの分解能より大きいとすると、上位ＤＡＣが供給するアナログ出力信号は、
不正確になり（即ち、サンプル・ホールド回路の安定出力を表わさない）、下位ＤＡＣが供給するデジタル出力信号は、通常なんの意味も持たなくなる。 〔発明の目的〕 従って、本発明の目的は、構成が簡単であると共に正確なＡＤ変換及びＤＡ変換をするアナログ信号処理装置を提供することである。 〔問題点を解決するための手段及び作用〕 本発明の第１の特徴によれば、本発明のアナログ信号処理装置は、アナログ入力信号を供給する入力端子と、アナログ入力信号の値を表わす最終デジタル入力信号を選択したタイミングでデジタル処理装置に供給する出力端子とを有するＡＤＣを含む。 このＡＤＣは、前述の選択したタイミングの前に順次ＡＤＣで発生した一連のデジタル信号を受け、各デジタル信号に応答して、このデジタル信号に対応する中間アナログ信号を出力するＤＡＣ
を含み、この出力は最終デジタル入力信号を発生するためのアナログ入力信号と比較するために用いられる。 このＤＡＣは、更にデジタル処理装置からデジタル出力信号を受け取るように接続され、デジタル出力信号に対応するアナログ出力信号を供給する。 本発明の第２の特徴によれば、アナログ入力信号処理方法は、(a)アナログ入力信号を第１の選択タイミングで出力可能となる最終デジタル入力信号に変換し、(b)最終デジタル入力信号をデジタル処理装置に供給し、最終デジタル入力信号を処理して、デジタル出力信号を供給し、(c)所定の伝達特性に応じてデジタル出力信号をアナログ入力信号に変換する工程を含む。 工程(a)は、上記第１の選択タイミングより前に、順次、一連のデジタル信号を発生し、一連の次のデジタル信号を発生するためアナログ入力信号と比較するため所定の伝達特性に応じて各デジタル信号をアナログ形式に変換し、連続するデジタル信号の数を限定し、一連のデジタル信号の最後の信号が最終デジタル出力信号となる。 本発明の第３の特徴によれば、ＤＡＣは、デジタル信号の複数の上位桁ビットをアナログ形式に変換する上位桁ＤＡＣ手段と、デジタル信号の下位桁ビットをアナログ形式に変換する下位桁ＤＡＣ手段とを含み、下位桁ＤＡ
Ｃ手段の最大分差分アナログ出力は、上位桁ＤＡＣ手段の最小差分アナログ出力よりも大きい。 〔実施例〕 周知の様に、ＴＶ信号は音声部分及び映像部分を含む。
異なる信号源からの複数のＴＶ信号を円滑に切換えを行うために、ＴＶ信号の映像部分はＴＶ表示器即ちモニター又は受像機の動作を制御するための同期情報を含んでいるので、ＴＶ信号の映像部分間の関係は、音声部分間の関係よりもクリテイカルである。 従って、プロダクション・スイッチャで第１ＴＶ信号源の選択から第２ＴＶ
信号源の選択に切換える必要があるとき、又はデジタル映像効果装置で異なる信号源からの信号の映像部分を合成するとき、従来第２ＴＶ信号部分を第１ＴＶ信号の映像部分と同期させるＦＳを使用している。 ＴＶ信号の映像部分がＦＳを通過すると、必然的に、映像部分は遅延する。 遅延が問題にならないこともあるが、しばしば起きるようにもし、遅延が25ｍｓ以上であり、ＴＶ信号の音声部分が対応して遅延しないと、特にＴＶ信号が表わす音声影像場面は、まず話が聞こえ、その後に対応した口唇の動きが見えるもので、映像部分の遅延差がＴＶ視聴者に知覚される。 従って、ＴＶ信号の映像部分が遅延するとき、音声部分も対応する量だけ遅延させることが望ましい。 好適には、ＴＶ信号の音声部分はデジタル処理手段であるデジタル遅延線を使って遅延させる。 アナログ音声信号をデジタル形式に変換し、デジタル信号を所望量だけ遅延させて、アナログ形式に再変換する。 第２図は、入力ＴＶ信号を基準ＴＶ信号に同期させる動作を示す流れ図であり、ＴＶ信号の映像部分は処理及び付随遅延を受け、音声部分はまずデジタル形式に変換し、次に所定量だけデジタル信号を遅延して、最終的にデジタル信号をアナログ信号に変換し直すことにより対応する遅延を生じさせる。 ＴＶ信号の遅延した音声及び映像部分は、その後再合成する。 デジタル遅延線を使用する際に起きる問題は、ＤＡＣの伝達関数が非直線性であるので、遅延した音声信号が入力音声信号と正確に対応しないことである。 ここで、Ｄ
ＡＣを含む逐次比較型変換器を用いてＡＤ変換を行うと、付加的誤差が生じる場合がある。 第１図は、入力ＴＶ信号の音声部分を処理する本発明のアナログ信号処理装置に関するブロック図である。 サンプル・ホールド回路(20)は、その入力端子(22)は音声入力信号を受け、その出力端子を比較器(24)の入力端に接続する。 比較器の出力は、スイッチ(29)及びバス(30)に接続した出力端子を有する逐次比較型レジスタ（以下“SAR”という）(26)に供給する。 スイッチ(29)は、Ｓ
ＡＲ （２６）の出力端子を電流ＤＡＣ(32)に接続するために使用する。 ＤＡＣ(32)の出力は、電流−電圧変換増幅器(36)に供給し、増幅器(36)の出力は、サンプル・ホールド回路(20)の出力と比較するため比較器(24)に帰還する。 比較器(24)、ＳＡＲ(26)、ＤＡＣ(32)及び増幅器
(36)の組合わせは逐次比較型ＡＤＣとして働き、その動作原理は、例えば1974年、ハイブリッド・システム・コーポレーション出版のＤ． Ｂ． ブルック著「データ変換ハンドブック」の３乃至７ページ及びアナログ・デバイス・コーポレーション出版のＤ． Ｐ． バートン及びＡ．
Ｌ． デックスター著「マイクロプロセッサ・システム・
ハンドブック」142及び143ページに記載されている。 変換サイクル中、スイッチ(29)閉状態を保ち、ＳＡＲ(26)
の出力端子をＤＡＣ(32)に接続する。 変換サイクルの終りで、スイッチ(29)は開き、最終デジタル信号がバス(3
0)上に現れる。 バス(30)上で出力可能になったデジタル信号をデジタル遅延線(38)に供給し、遅延デジタル信号をＤＡＣ(32)及び増幅器(36)によりアナログ形式に再変換し、生じた遅延アナログ信号は、スイッチ(39)を介して出力線(40)に供給する。 バス上に２つの信号が同時に印加されないようにＳＡＲ
(26)及び遅延線(38)によるバス(30)へのアクセスを制御する必要がある。 これを行ない、ＳＡＲ(26)と関連してスイッチ(29)の動作を制御するためにとられる方法は、
当業者には明らかであろう。 逐次比較型ＡＤ変換動作の伝達関数がＨ １であるとすると 〔Ｙ ｎ 〕＝Ｈ １ Ｘ（ｔ）……(1) ここで、Ｘ（ｔ）はＡＤＣが受けるアナログ入力信号を表わし、〔Ｙ ｎ 〕は遅延線(38)に供給するデジタル信号を表わす。 ＤＡＣ(32)の伝達関数がＨ ２であるとすると Ｚ（ｔ）＝Ｈ ２ 〔Ｙ ｎ 〕……(2) ここで、Ｚ（ｔ）はライン(40)に供給するアナログ出力信号を表わし、デジタル遅延線(38)により生じる遅延は、単に信号の基準フレームに変化を与え、他の点では信号に影響を与えないので、無視できる。 しかし、比較器(24)及びＳＡＲ(26)の伝達関数は共に不変である。 従ってＨ ２はＨ １の逆数であり、よって Ｚ（ｔ）＝Ｘ（ｔ）……(3) 従って、入力ＡＤＣ及び出力ＤＡＣ間でＤＡＣ(32)を共有することにより、アナログ及びデジタル間の変換における非直線性が自己相殺されることが分かる。 この結果を、以下直線性誤差相殺（キャンセレーション）と呼ぶことにする。 音声入力信号をデジタル化し、遅延させ、再生するとき、この信号に大きな歪が生じないように、音声信号を
16ビットにデジタル化する。 16個の位置を有する単一のＳＡＲを使用する代わりに、複数の上位ビット（最上位ワード即ちＭＳＷ）及び複数の下位ビット（最下位ワード即ちＬＳＷ）を夫々割当てた２個の８ビットＳＡＲ(2
8a)及び(28b)を用いて、順次動作させる。 同様に、音声信号を再生するために、単一の16ビットＤＡＣを用いる代わりに、ＭＳＷ及びＬＳＷに夫々割当てた２個の８ビットＤＡＣ(34a)及び(34b)を用いる。 上位ビットに割当てた１つのＤＡＣ及び下位ビットに割当てた第２のＤＡＣを用いた従来のＤＡＣ装置において、各ＤＡＣの理想的変換特性は、等間隔の直線的ドット配列になる。 説明を簡単にするため、音声信号を実際の場合の16ビットに代わり、６ビットでデジタル化すると仮定する。 なお、ビット０を最上位ビットとし、ビット５を最下位ビットとする。 ビット０，１及び２は上位ＤＡＣ(34a)に供給し、ビット３，４及び５は下位ＤＡ
Ｃ(34b)に供給する。 第３ａ図に示す様に、上位ＤＡＣ
の理想的特性は、３個の上位ビットがもつ８個の可能なデジタル値に相当する８個のドットの直線的配列により表わされる。 ＤＡＣの電流出力は、可能なデジタル入力信号に対応する不連続アナログ値のうち一つでだけをとる。 同様に、下位ＤＡＣ(34b)の理想特性は、３個の下位ビットがもつ８個の可能なデジタル値に相当する８個のドットの直線的配列により表わされる。 (000)から(11
1)への下位ビットの変化に対応するＤＡＣ(34b)の最大差分出力電流が、３個の上位ビットのうちの最下位ビットの変化、例えば(101)から(110)への変化に相当するＤ
ＡＣ(34a)の公称最小差分出力電流に等しくなるように、ＤＡＣ(34a)及び(34b)の電流源を調節する。 当然下位ＤＡＣ(34b)の特性は、上位ビットの可能な値毎に繰り返す。 従って、ＤＡＣ(32)の理想的全体特性は、64個のドットの直線配列であり、第３ｂ図に示す様に、連続直線に近似する。 しかし、上述した様に、ＤＡＣ(32)の特性の非直線性を避けることは、ほとんど不可能である。 ＤＡＣ(34b)
の特性の非直線性は普通無視でき、直線性誤差相殺により、どのような現象でも適切に補償できる。 従って、Ｄ
ＡＣ(32)実際の全体特性は、第３ｃ図に示す様に得られるアナログ出力電流の範囲で間隙Ｒを有する場合がある。 逐次比較変換では、直線性誤差相殺による補償に必要な条件は、各可能アナログ入力に対して少なくとも１
つのデジタル信号が存在することであるが、第３ｃ図に示すものは、この様な間隙は補償されない。 第１図において、ＤＡＣ(34b)の最大差分出力電流が、
ＤＡＣ(34a)の公称最小差分出力電流及び上位ＤＡＣ(34
a)の特性の最大予想差分非直線性に対応する出力電流の和より大きくなるように、ＤＡＣ(34a)及び(34b)に関連する電流源を調節する。 即ち、この最大値は、ＭＳＷの２個の隣接する値に関する出力電流の差が、ＤＡＣ(34
a)の公称最小差分出力電流を超えると予想される最大量である。 この様に、ＤＡＣ(34b)の最大差分出力電流が、ＤＡＣ(34a)の実際（公称に対照して）の最小差分出力電流の最大値を超えるようにする。 好適には、ＤＡ
Ｃ(34b)の最大差分出力電流は、ＤＡＣ(34a)の公称最小差分出力電流の２倍である。 更に、ＤＡＣ(34b)の出力電流は、(000)から(111)のＬＳＷ値のレンジで大きさが単純増加する同じ極性のままにとどまらず、むしろ出力電流は公称直線形式で、ＬＳＷ値と共に変化し、ＬＳＷ
値のレンジ全体の約１／４の点即ちＬＳＷ値(010)の点で、零を通過する。 例えば、ＤＡＣ(34a)の出力電流の極性が正であり、ＭＳＷ値が(000)から(111)まで変化すると、ＤＡＣ(34a)の出力電流はＭＳＷ値の関数として増加する。 すなわち、ＤＡＣ(34a)は電流ソース（電流を送り出す電流源）として働く。 一方、ＤＡＣ(34b)はＬＳＷ値が(000)及び(001)のとき、電流シンク（電流を吸い込む電流源）として働き、ＬＳＷ値が(010)のとき、その出力電流がゼロであり、ＬＳＷ値が(011)から
(111)までのとき、電流ソースとして働く。 合成したＤ
ＡＣ(32)の全体特性を第３ｄ図に示す。 ＤＡＣ(34a)の特性における実施的非直線性は、得られる出力電流のレンジで間隙を生じないことが分かるだろう。 ＤＡＣ(34b)の最大差分出力電流を、ＤＡＣ(34a)の公称最小差分出力電流より大きくすることはアナログ入力電圧レベルをデジタル入力信号に変換する際に不確定性を生じさせ、即ち３個もの異なるデジタル入力信号が第３
ｄ図の電流値レンジにあるアナログ入力電圧の特性レベルに対応する場合がある。 ２個以上の電流レンジが異なるところでは、相当する入力電圧レベルをデジタル値にマッピングする際に、どのレンジを使用するかを決定する各電流レンジに関連する確立分布がある。 確立分布は、そのレンジの中心に最大値をもち、レンジの両端で零になるベル形である。 この様に、入力電圧が電流レベルｉ １ （第３ｄ図）に対応すると、レンジＱ １を使用するだろうし、入力電圧がレベルｉ ２に対応すると、レンジＱ ２を使用するだろう。 合成したＤＡＣ(32)の伝達関数は、各レンジに関連する確立分布の合成効果を表わす。 従って、レンジの重なりは必然的に伝達関数を非直線性にする。 しかし、この射直線性は直線性誤差相殺により相殺される。 全てのアナログ・レベルが少なくとも１つのデジタル値を有する即ちＤＡＣの伝達関数が全てのアナログ・レベルに対して指定されることを保証する機能が、直線性誤差相殺に必須である。 入力部にサンプル・ホールド回路を有する従来の逐次比較型ＡＤＣを使用するとき、サンプル・ホールド回路が供給する電圧信号は、逐次サンプルリング時の間にコンデンサからの電荷漏洩のためにドリフトする。 第４ａ図は、サンプル・ホールド回路の３つのサンプル電圧に対する出力電圧と経過時間との関係を示す図であり、その縦軸がＭＳＷ値との関係で出力電圧を表し、横軸が経過時間を表す。 なお、経過時間は、出力デジタル・データの何ビット目を変換しているかを表わすので、横軸の数字は何番目のビットを変換している時点かを表わす。 理想的には、デジタル化する電圧レベルは、第４ａ図に示す線(42)，(43)及び(44)の左側の点(42a)，(43a)及び(4
4a)で示す様な、サンプル・ホールド回路が保持を始めたときに得たレベルである。 しかし、逐次比較型ＡＤＣ
では、実際の出力ワールドは変換サイクルの終りのサンプル・ホールド出力である。 従って、第４ａ図の様に（再び、２個の３ビットＳＡＲ及び２個の３ビットＤＡ
Ｃに簡略化して説明する）、サンプル・ホールド回路の出力電圧、即ちＤＡＣの入力電圧が線(42)をたどれば、
ＳＡＲから得る最終デジタル信号は、(101ABC)であろう。 ここで、(ABC)は、ＬＳＷ値であり、電圧(42)のビット５の変換時点の点(42b)のデジタル値とＭＳＷ値(10
1)との差のデジタル値を表わすので、点(42b)のデジタル値は、(101ABC)となる。 なお、Ａ，Ｂ及びＣは、１又は０である。 ＤＡＣの入力電圧が線(44)をたどると得られる信号は、点(44b)で(100DEF)である。 なお、ＬＳＷ
値である(DEF)は、点(44b)のデジタル値とＭＳＷ値(10
0)との差をデジタル値で表し、Ｄ，Ｅ及びＦは１又は０
である。 線(42)及び(44)の間には線(43)がある。 従来技術では、ＭＳＷ値が(101)のとき、点(43b)に対してＤＡ
Ｃ(34b)は出力電流を０以下に減少できないので、ＬＳ
Ｗ値が(000)となるため、点(43b)に対応する最終デジタル信号(101000)になる。 ところが実際には、点(43b)に対する最終デジタル信号は、(100JKL)のはずであり、よって、ＭＳＷは誤りであり、ＡＤＣの特性は非直線である。 なお、ＬＳＷ値(JKL)は、デジタル値(100)と点(43
b)のデジタル値との差である。 第４ｂ図は、上述の点Ｍ
(42b)，(44b)及び(43b)のデジタル値と、ＭＳＷ値及びＬＳＷ値との関係を示す。 なお、点(43b)及び(GHI)については、更に後述する。 上述非直線性は、差分非直線性であり、これは、ＡＤＣ
の伝達特性の間隙を意味する。 ＭＳＷの各値に対応する入力電圧レンジに関して、常に(000)として表わされる入力電圧レベルの帯がある。 上述した理由により、この種の非直線性は、逐次比較型ＡＤＣで用いるＤＡＣと、
このＡＤＣのデジタル出力信号を処理して得たデジタル信号をアナログ信号に戻すＤＡＣとを共有することでは簡単に補正できない。 しかし、本発明の実施例のようにＤＡＣ(34b)の最大差分出力電流は、ＤＡＣ(34a)の公称最小差分出力電流の２倍に相当する第１図及び第３ｄ図の場合、各電圧レベルに対し、普通、２個の重なるＬＳ
Ｗ量子化レンジがあり、特定の電圧レベルは、そのレベルに近接した中心（最高選択確立）をもつどちらかのレンジに量子化される。 従って、第４ｂ図に示すように、
点(42b)は(101ABC)として量子化し、点(44b)は(100DEF)
として量子化し、点(43b)は(101GHI)として量子化する。 ＬＳＷ(GHI)はＭＳＷの値から減じる量（即ち、デジタル値(101)と点(43b)のデジタル値との差であるマイナスの値）を表す。 このＬＳＷ(GHI)に対応する電流の発生は、ＤＡＣ(34a)が供給するＤＡＣ(34b)の機能により達成される。 なお、このように、ＤＡＣ(34b)の出力値の内、少なくとも最低アナログ出力値が負である部分は、第３ｄ図における各斜めの線の黒丸印よりも下の部分に相当する（各斜めの線の黒丸印は、ＭＳＷ変化する値に対応する）。 ＡＤＣの最終特性は、サンプル・ホールド・ドループの量により理想的特性からはずれるが、
直線的である。 このはずれは、非直線性よりは問題にならず、特に音声応用技術では、ずれは出力アナログ信号のＡＣカップリングで普通、除去できるので、問題にならない。 サンプル・ホールド・ドリフト現象を補償するためには、ＭＳＷの変換、即ち、上位ビットの内の最下位の変換からＬＳＷの変換までの期間内にサンプル・ホールド回路(20)がドリフトする量を、下位ＤＡＣ(34b)の最大差分出力電流が超える必要がある。 例えば、ＳＡＲの変換のタイミングを決める方法は記載していないが、変換時間は均一でないことが好ましい。 これは、下位ビットに対する変換時間を短くすることにより、サンプル・ホールド回路の出力がドリフトする問題が短くなるという利点がある。 更に、1983年４月８日出願の米国特許出願番号483323号（対応日本特許特願昭59−69902号）の明細書に記載された診断技術を本発明の逐次比較型ＡＤＣ
に応用してもよい。 〔発明の効果〕 本発明のアナログ信号処理装置ではデジタル・アナログ変換器を有するアナログ・デジタル変換手段でアナログ入力信号をデジタル信号に変換し、このデジタル信号をデジタル処理手段で処理した後、アナログ信号に戻すのにアナログ・デジタル変換手段内のデジタル・アナログ変換器を用いているので、構成が簡単になる。 また本発明によればアナログ・デジタル変換及びデジタル・アナログ変換の際、同じデジタル・アナログ変換器を用いているので、精度が一定に保たれる。 また、本発明によればＤＡＣは、夫々のアナログ出力値が加算される上位ビット用ＤＡＣ部分及び下位ビット用ＤＡＣ部分に別れている。 そして、下位ビット用ＤＡＣ
部分の最大差分アナログ出力値が、上位ビット用ＤＡＣ
部分の公称最小差分アナログ出力値よりも単に大きいだけでなく、下位ビット用ＤＡＣ部分の少なくとも最小アナログ出力値が負である。 よって、第４ａ図の線(43)を参照して説明したように、上位ビット用ＤＡＣによる上位ビットが確定した後に、サンプル・ホールド回路の電荷漏洩により、アナログ入力信号のレベルが上位ビットの分解能による閾値を横切って低下し、上位ビットに誤差が生じても、この誤差を下位ビットにより補償できる。 また、本発明では、下位ビット用デジタル・アナログ変換器部分の少なくとも最低アナログ出力値が負である。
よって、アナログ・デジタル変換手段へのアナログ入力信号を得るために設けたサンプル・ホールド回路の出力電圧が、第４ａ図に示すように時間経過に伴って低下することにより、ＭＳＷの値が別のレンジに変化しなければならないにもかかわらずＭＳＷの値が追従しない場合でも、ＬＳＷに対応する少なくとも最低アナログ出力値が負であるため、実質的にＭＳＷの値が変化したのと等化になり、変換精度を改善できる。 【図面の簡単な説明】 第１図は、本発明のアナログ信号処理装置を示すブロック図、第２図は入力ＴＶ信号及び基準信号間の同期動作を示すブロック図、第３図は各ＤＡＣの入力に対するアナログ出力を示すグラフ、第４図はアナログ信号及びデジタル値の関係を示すグラフである。 図中において、(24)は比較器、(26)は逐次比較レジスタ手段、(29)及び(39)は夫々スイッチ、(32)はＤＡＣ、(3
8)はデジタル処理手段である。 ───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−10919（ＪＰ，Ａ) 特開 昭50−54781（ＪＰ，Ａ) 特開 昭53−32651（ＪＰ，Ａ) 特開 昭56−56039（ＪＰ，Ａ) |
