Codec

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ信号をデジタル信号に変換し、処理を終ったデジタル信号を再びアナログ信号に変換するコーデック、特にスイッチドキャパシタフイルタ、アナログ／デジタル変換器（以下、Ａ／
Ｄ変換器という）、及びデジタル／アナログ変換器（以下、Ｄ／Ａ変換器という）等で構成されるシングルチャネル型のコーデックに関するものである。

【０００２】

【従来の技術】従来、この種のコーデックに関する技術としては、例えば次のような文献に記載されるものがある。 文献；「Ａ／Ｄ，Ｄ／Ａコンバータ設計・応用の要点」
初版（昭６０−５−３１）日本工業技術センター、Ｐ．
１７７−１８０ 図２は、前記文献に記載された従来のコーデックの構成例を示すブロック図である。 このコーデックの送信側には、外部から与えられる基準周波数の送信同期信号ＳＹ
ａに基づき複数の高速クロック信号を発生する送信ＰＬ
Ｌ（phase-locked Loop 、フェーズロックループ）回路１１と、送信フイルタ１２とが、設けられている。 送信フイルタ１２は、スイッチドキャパシタで構成され、送信ＰＬＬ回路１１から出力された高速のクロック信号に基づき入力されたアナログ信号Ａｉのフイルタ処理を行う機能を有し、その出力側に、Ａ／Ｄ変換器１３及び送信コントローラ１４が接続されている。 Ａ／Ｄ変換器１
３は、送信ＰＬＬ回路１１から出力された高速のクロック信号に基づき、送信フイルタ１２の出力をデジタル信号に変換してそのデジタル信号を送信コントローラ１４
へ与える回路である。

【０００３】送信コントローラ１４は、Ａ／Ｄ変換器１
３のサンプリング周波数の基準となる例えば８ＫＨｚの送信同期信号ＳＹａ、及びデジタル信号出力の出力速度を決定するシフトクロックとして使われる送信クロック信号ＣＫａを入力し、送信フイルタ１２及びＡ／Ｄ変換器１３を制御すると共に、該送信クロック信号ＣＫａに基づき、Ａ／Ｄ変換器１３から出力されたデジタル信号Ｄｏを外部へ出力する機能を有している。 送信クロック信号ＣＫａは、送信同期信号ＳＹａの整数倍に選ばれ、
通常６４ＫＨｚ〜２０４８ＫＨｚの間で、使用される装置で決定される。

【０００４】コーデックの受信側には、外部から与えられる基準周波数の受信同期信号ＳＹｂと受信クロック信号ＣＫｂを入力する受信ＰＬＬ回路２１と、受信同期信号ＳＹｂ、受信クロック信号ＣＫｂ、及びデジタル信号Ｄｉを入力する受信コントローラ２２とが、設けられている。 受信同期信号ＳＹｂは、Ｄ／Ａ変換タイミングの基準として使われ、通常８ＫＨｚに選ばれる。 また、受信クロック信号ＣＫｂは、入力されるデジタル信号Ｄｉ
のデータ速度と同一で、コーデック内部の受信側へデジタル信号Ｄｉを取込むためのシフトクロックとして使われ、受信同期信号ＳＹｂの整数倍に選ばれ、通常６４Ｋ
Ｈｚ〜２０４８ＫＨｚの間で、使用される装置で決定される。

【０００５】受信ＰＬＬ回路２１は、受信同期信号ＳＹ
ｂに基づき複数の高速クロック信号を発生する回路である。 受信コントローラ２２は、受信側を制御すると共に、受信クロック信号ＣＫｂに基づきデジタル信号Ｄｉ
を取込む機能を有し、その出力側には、Ｄ／Ａ変換器２
３及び受信フイルタ２４が接続されている。 Ｄ／Ａ変換器２３は、受信ＰＬＬ回路２１から出力された高速のクロック信号に基づき、受信コントローラ２２で取込まれたデジタル信号Ｄｉをアナログ信号に変換して受信フイルタ２４へ送る回路である。 受信フイルタ２４は、受信ＰＬＬ回路２１から出力された高速のクロック信号に基づき、Ｄ／Ａ変換器２３の出力のフイルタ処理を行ってアナログ信号Ａｏを出力する機能を有し、スイッチドキャパシタで構成されている。

【０００６】次に、動作を説明する。 送信側において、
送信クロック信号ＣＫａ及び送信同期信号ＳＹａが入力されると、送信ＰＬＬ回路１１及び送信コントローラ１
４が動作を開始し、該送信コントローラ１４の制御により、送信フイルタ１２が、送信すべきアナログ信号Ａｉ
のフイルタ処理を行う。 フイルタ処理後のアナログ信号は、送信コントローラ１４で制御されるＡ／Ｄ変換器１
３により、デジタル信号に変換されて送信コントローラ１４へ送られる。 送信コントローラ１４では、送信クロック信号ＣＫａに基づき、Ａ／Ｄ変換器１３からのデジタル信号Ｄｏを外部へ送信する。

【０００７】受信側において、受信クロック信号ＣＫｂ
及び受信同期信号ＳＹｂが入力されると、受信コントローラ２２が動作を開始する。 受信コントローラ２２は、
受信クロック信号ＣＫｂに基づき、送られてきたデジタル信号Ｄｉを取込む。 デジタル信号Ｄｉの取込みが終了すると、受信ＰＬＬ回路２１の動作が開始し、Ｄ／Ａ変換器２３及び受信フイルタ２４が制御される。 Ｄ／Ａ変換器２３は、受信コントローラ２２で取込まれたデジタル信号Ｄｉをアナログ信号に変換する。 このアナログ信号は、受信フイルタ２４でフイルタ処理が行われた後、
その処理後のアナログ信号Ａｏが出力される。

【０００８】従来のコーデックでは、通信システムの同期化が進み、送信クロック信号ＣＫａ及び受信クロック信号ＣＫｂとして同一のクロック信号が用いられることが多い。 また、送信ＰＬＬ回路１１は送信同期信号ＳＹ
ａが入力されて動作が始まり、受信ＰＬＬ回路２１はデジタル信号Ｄｉのコーデック内部への取込み終了後から動作が始まる。 このように送信及び受信が独立のタイミングで動作するため、送信側と受信側のそれぞれに送信ＰＬＬ回路１１と受信ＰＬＬ回路２１とが設けられている。 また、送信フイルタ１２及び受信フイルタ２４に使う高速クロック信号も、送信フイルタ用クロック信号はＡ／Ｄ変換タイミングに、受信フイルタ用クロック信号はＤ／Ａ変換タイミングにそれぞれ同期していないと、
非同期クロックによる雑音が発生するので、それぞれの送信ＰＬＬ回路１１と受信ＰＬＬ回路２１とで生成されたクロック信号が使われる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記構成のコーデックでは、次のような課題があった。 従来のコーデックにおいて、送信側及び受信側の送信クロック信号ＣＫａと受信クロック信号ＣＫｂ、送信同期信号Ｓ
Ｙａと受信同期信号ＳＹｂとにそれぞれ同一の信号を使ったとしても、クロック周波数が可変される（コーデックを使う装置内では、ある周波数に固定される）条件では、送信側と受信側の動作タイミングが使用される周波数によって異なるため、必ず送信側と受信側にそれぞれ送信ＰＬＬ回路１１と受信ＰＬＬ回路２１が必要となる。

【００１０】このようにＰＬＬ回路１１，２２が送信側及び受信側に２系統あると、送信側から見た場合、受信ＰＬＬ回路２１の発生するクロック信号が非同期クロックとなり、受信側から見た場合、送信ＰＬＬ回路１１の発生するクロック信号が非同期クロックとなる。 そのため、雑音量が増えて信号対雑音比（Ｓ／Ｎ比）の特性が悪くなる。 しかも、送信ＰＬＬ回路１１及び受信ＰＬＬ
回路２１の回路規模が大きいため、コーデックの集積回路化（ＩＣ化や、大規模集積回路（ＬＳＩ）化等）においてチップ占有面積が増加すると共に、発振機能を持つために消費電力も大きい。 本発明は、前記従来技術が持っていた課題として、コーデック内にＰＬＬ回路が２系統あることに寄因して起こる非同期雑音によるＳ／Ｎ比の特性劣化、コーデックＬＳＩ化等におけるチップ占有面積の増加、及び消費電力の増加の点について解決したコーデックを提供するものである。

【００１１】

【課題を解決するための手段】第１の発明は、前記課題を解決するために、Ａ／Ｄ変換及びＤ／Ａ変換を行うコーデックにおいて、送信同期信号に基づき複数のクロック信号を生成する送信ＰＬＬ回路と、スイッチドキャパシタで構成され、前記送信ＰＬＬ回路の出力に基づき入力アナログ信号のフイルタ処理を行う送信フイルタと、
前記送信フイルタの出力をデジタル信号に変換するＡ／
Ｄ変換器と、共通クロック信号、前記送信同期信号、及び前記送信ＰＬＬ回路の出力に基づき、前記送信フイルタ及びＡ／Ｄ変換器を制御すると共に該Ａ／Ｄ変換器の出力を所定のタイミングで外部へ出力する送信コントローラとを、備えている。

【００１２】さらに、前記送信ＰＬＬ回路の出力及び受信デジタル信号取込み完了信号に基づき、Ｄ／Ａ変換タイミング信号を発生する受信タイミング発生回路と、前記共通クロック信号及び受信同期信号を入力し、該共通クロック信号に基づき受信デジタル信号を取込んで前記受信デジタル信号取込み完了信号を前記受信タイミング発生回路へ与える受信コントローラと、前記受信コントローラで制御され、該受信コントローラで取込まれた受信デジタル信号を前記Ｄ／Ａ変換タイミング信号によってアナログ信号に変換するＤ／Ａ変換器と、前記受信コントローラで制御されるスイッチドキャパシタで構成され、前記送信ＰＬＬ回路の出力に基づき前記Ｄ／Ａ変換器の出力のフイルタ処理を行う受信フイルタとが、設けられている。

【００１３】第２の発明では、第１の発明の受信タイミング発生回路が、前記送信ＰＬＬ回路の出力を分周する分周器と、位相ずれ信号を計数する状態カウンタと、前記分周器の出力と前記状態カウンタの出力との一致／不一致を検出して一致の時に出力を出す一致検出回路と、
前記受信デジタル信号取込み完了信号及び一致検出回路の出力に基づき位相ずれを検出して前記位相ずれ信号を出力する位相ずれ検出回路とで、構成されている。

【００１４】

【作用】第１の発明によれば、以上のようにコーデックを構成したので、送信側において、送信同期信号が送信ＰＬＬ回路に与えられると、該送信ＰＬＬ回路では複数のクロック信号を生成し、そのクロック信号を送信フイルタ、受信フイルタ及び受信タイミング発生回路等に与える。 送信フイルタでは、送信ＰＬＬ回路から供給されたクロック信号に基づき、入力されたアナログ信号のフイルタ処理を行い、そのフイルタ処理後のアナログ信号がＡ／Ｄ変換器でデジタル信号に変換された後、送信コントローラを介して外部へ出力される。

【００１５】受信側では、受信コントローラが受信されたデジタル信号を取込み、その取込みが完了すると、受信デジタル信号取込み完了信号が受信タイミング発生回路へ与えられる。 受信タイミング発生回路では、送信Ｐ
ＬＬ回路からのクロック信号と、受信デジタル信号取込み完了信号とに基づき、Ｄ／Ａ変換タイミング信号を生成する。 Ｄ／Ａ変換器ではＤ／Ａ変換タイミング信号に基づき、受信コントローラで取込まれたデジタル信号をアナログ信号に変換して受信フイルタへ送る。 受信フイルタでは、送信ＰＬＬ回路から供給されるクロック信号に基づき、Ｄ／Ａ変換器の出力に対してフイルタ処理を行い、その処理後のアナログ信号を出力する。

【００１６】第２の発明によれば、送信ＰＬＬ回路の出力が分周器で分周されて一致検出回路へ送られる。 一致検出回路では、分周器出力と状態カウンタ出力との一致／不一致状態が検出される。 それが一致の時には、位相ずれ検出回路から、Ｄ／Ａ変換タイミング信号及び位相ずれ信号が出力される。 このＤ／Ａ変換タイミング信号に基づき、Ｄ／Ａ変換処理が行われる。

【００１７】これにより、１個の送信ＰＬＬ回路だけで送信及び受信の異なるタイミングのクロック信号が発生され、非同期雑音によるＳ／Ｎ比の特性の向上が図れると共に、低消費電力でＬＳＩ化等に適したコーデックの提供が可能となる。 従って、前記課題を解決できるのである。

【００１８】

【実施例】図１は、本発明の実施例を示すコーデックの構成ブロック図である。 このコーデックの送信側には、
送信ＰＬＬ回路３０と送信フイルタ４１とが設けられている。 送信ＰＬＬ回路３０は、例えば８ＫＨｚの送信同期信号ＳＹａに基づき、複数の高速クロック信号Ｓ３０
ａ，Ｓ３０ｂ，Ｓ３０ｃを出力する機能を有している。
送信フイルタ４１は、クロック信号Ｓ３０ｂに基づき、
入力されたアナログ信号Ａｉのフイルタ処理を行う機能を有し、スイッチドキャパシタで構成され、その出力側に、Ａ／Ｄ変換器４２及び送信コントローラ４３が接続されている。 Ａ／Ｄ変換器４２は、クロック信号Ｓ４３
に基づき、送信フイルタ４１の出力をデジタル信号に変換して送信コントローラ４３へ与える回路である。 送信コントローラ４３は、送信フイルタ４１及びＡ／Ｄ変換器４２を制御するもので、例えば６４ＫＨｚ〜２０４８
ＫＨｚの共通クロック信号ＣＫ、送信同期信号ＳＹａ、
及びクロック信号Ｓ３０ａを入力し、該送信同期信号Ｓ
Ｙａに基づきサンプリング用のクロック信号Ｓ４３をＡ
／Ｄ変換器４２に与えると共に、共通クロック信号ＣＫ
に基づき、Ａ／Ｄ変換器４２から出力されたデジタル信号Ｄｏを外部へ出力する機能を有している。

【００１９】コーデックの受信側には、受信タイミング発生回路５０及び受信コントローラ６１が設けられている。 受信タイミング発生回路５０は、送信ＰＬＬ回路３
０からのクロック信号Ｓ３０ｃと受信コントローラ６１
からの受信デジタル信号取込み完了信号Ｓ６１ｂとに基づき、Ｄ／Ａ変換タイミング信号Ｓ５０を発生する回路である。 受信コントローラ６１は、Ｄ／Ａ変換器６２及び受信フイルタ６３を制御するもので、共通クロック信号ＣＫ及び受信同期信号ＳＹｂを入力し、該共通クロック信号ＣＫに基づき、受信されたデジタル信号Ｄｉを取込み、受信デジタル信号取込み完了信号Ｓ６１ａを受信タイミング発生回路５０へ与えると共に、高速のクロック信号Ｓ６１ｂをＤ／Ａ変換器６２に与える機能を有している。 受信コントローラ６１の出力側には、Ｄ／Ａ変換器６２及び受信フイルタ６３が接続されている。 Ｄ／
Ａ変換器６２は、受信タイミング発生回路５０からのＤ
／Ａ変換タイミング信号Ｓ５０に基づき、受信コントローラ６１で取込まれたデジタル信号Ｄｉをアナログ信号に変換する回路であり、その出力側に、受信フイルタ６
３が接続されている。 受信フイルタ６３は、送信ＰＬＬ
回路３０からのクロック信号Ｓ３０ｂに基づき、Ｄ／Ａ
変換器６２の出力のフイルタ処理を行ってアナログ信号Ａｏを出力する機能を有し、スイッチドキャパシタで構成されている。

【００２０】図３は、図１に示す送信ＰＬＬ回路３０の構成例を示すブロック図である。 この送信ＰＬＬ回路３
０は、送信同期信号ＳＹａとフィードバック信号Ｓ３４
の位相差を求める位相周波数比較器３１を有し、その出力側に、ローパスフイルタ３２を介して電圧制御発振器３３が接続されている。 電圧制御発振器３３は、ローパスフイルタ３２の出力に基づき、所定周波数のクロック信号Ｓ３０ｂを発生する回路であり、その出力側に、分周器３４が接続されている。 分周器３４は、クロック信号Ｓ３０ｂを分周し、位相周波数比較器３１に与えるフィードバック信号Ｓ３４を出力すると共に、高速のクロック信号Ｓ３０ａ，Ｓ３０ｃを出力する機能を有している。

【００２１】この送信ＰＬＬ回路３０では、外部からの基準周波数の送信同期信号ＳＹａが入力されると、その送信周期信号ＳＹａとフィードバック信号Ｓ３４との位相差が位相周波数比較器３１で求められ、その位相差からローパスフイルタ３２で高周波成分が除去されて電圧制御発振器３３へ送られる。 電圧制御発振器３３は、ローパスフイルタ３２の出力電圧に基づき所定周波数のクロック信号Ｓ３０ｂを発生し、分周器３４へ与える。 分周器３４は、クロック信号Ｓ３０ｂを分周して位相周波数比較器３１へフィードバックするフィードバック信号Ｓ３４を出力すると共に、他の周波数のクロック信号Ｓ
３０ａ，Ｓ３０ｃを出力する。

【００２２】図４は、図１に示す受信タイミング発生回路５０の構成例を示す回路図である。 この受信タイミング発生回路５０は、送信ＰＬＬ回路３０からのクロック信号Ｓ３０ｃを反転するインバータ５１を備え、その出力側に分周器５２が接続されている。 分周器５２は、インバータ５１の出力を分周して分周出力Ｓ５２ａ，Ｓ５
２ｂを送出する機能を有し、２段の遅延型フリップフロップ（以下、Ｄ−ＦＦという）５２ａ，５２ｂからなる２ビットカウンタで構成されている。 また、２ビットの状態カウンタ５３が設けられ、その出力側と分周器５２
の出力側に、一致検出回路５４が接続されている。

【００２３】２ビット状態カウンタ５３は、位相ずれ信号Ｓ５５ｃを計数してその状態を表わす２ビットの出力Ｓ５３ａ，Ｓ５３ｂを一致検出回路５４に与える機能を有し、２段のＤ−ＦＦ５３ａ，５３ｂで構成されている。 一致検出回路５４は、分周器５２の出力Ｓ５２ａ，
Ｓ５２ｂと状態カウンタ５３の出力Ｓ５３ａ，Ｓ５３ｂ
との一致／不一致を検出して一致の時に反転出力（“０”出力）Ｓ５４ｄを出す機能を有し、排他的論理和ゲート（以下、ＥＯＲゲートという）５４ａ，５４
ｂ、ＮＯＲゲート５４ｃ、及び該ＮＯＲゲート５４ｃの出力Ｓ５４ｃを一時保持するＤ−ＦＦ５４ｄで構成されている。 Ｄ−ＦＦ５４ｄの出力Ｓ５４ｄ側には、位相ずれ検出回路５５を介して状態カウンタ５３が接続されている。

【００２４】位相ずれ検出回路５５は、Ｄ−ＦＦ５４ｄ
の出力Ｓ５４ｄ及び受信デジタル信号取込み完了信号Ｓ
６１ａに基づき、位相ずれを検出してその位相ずれ信号Ｓ５５ｃを状態カウンタ５３へ出力する機能を有し、リセット付きＤ−ＦＦ５５ａと、該リセット付きＤ−ＦＦ
５５ａの出力Ｓ５５ａとＤ−ＦＦ５４ｄの出力Ｓ５４ｄ
との否定論理和をとってＤ／Ａ変換タイミング信号Ｓ５
０を出力するＮＯＲゲート５５ｂと、Ｄ／Ａ変換タイミング信号Ｓ５０と受信デジタル信号取込み完了信号Ｓ６
１ａの否定論理積をとって位相ずれ信号Ｓ５５ｃを出力するＮＡＮＤゲート５５ｃとで、構成されている。

【００２５】図５は、図１及び図４の動作を示すタイムチャートであり、この図を参照しつつ、図１のコーデックの動作を説明する。 まず、図１のコーデックの全体の動作を説明する。 図１の送信側において、送信同期信号ＳＹａが送信ＰＬＬ回路３０及び送信コントローラ４３
に入力されると共に、共通クロック信号ＣＫが送信コントローラ４３及び受信コントローラ６１に入力されると、該送信ＰＬＬ回路３０では、入力された送信同期信号ＳＹａに基づき高速のクロック信号Ｓ３０ａ，Ｓ３０
ｂ，Ｓ３０ｃを生成し、該クロック信号Ｓ３０ａを送信コントローラ４３へ、クロック信号Ｓ３０ｂを送信フイルタ４１及び受信フイルタ６３へ、クロック信号Ｓ３０
ｃを受信タイミング発生回路５０へ、それぞれ供給する。 送信フイルタ４１では、送信すべきアナログ信号Ａ
ｉをクロック信号Ｓ３０ｂに基づきフイルタ処理し、Ａ
／Ｄ変換器４２へ送る。 Ａ／Ｄ変換器４２では、送信コントローラ４３から供給されるクロック信号Ｓ４３に基づき、送信フイルタ４１の出力をデジタル信号に変換し、該送信コントローラ４３へ送る。 送信コントローラ４３は、共通クロック信号ＣＫに基づき、Ａ／Ｄ変換器４２からのデジタル信号Ｄｏを外部へ出力する。

【００２６】受信側において、受信同期信号ＳＹｂが受信コントローラ６１に入力されると、該受信コントローラ６１では、共通クロック信号ＣＫに基づき、受信されたデジタル信号Ｄｉを取込み、そのデジタル信号Ｄｉの取込みが完了すると、受信デジタル信号取込み完了信号Ｓ６１ａを受信タイミング発生回路５０へ与える。 受信タイミング発生回路５０は、送信ＰＬＬ回路３０からのクロック信号Ｓ３０ｃと受信デジタル信号取込み完了信号Ｓ６１ａとに基づき、Ｄ／Ａ変換タイミング信号Ｓ５
０を生成し、それを受信コントローラ６１を介してＤ／
Ａ変換器６２へ送る。 Ｄ／Ａ変換器６２は、Ｄ／Ａ変換タイミング信号Ｓ５０に基づき、受信コントローラ６１
で取込まれたデジタル信号Ｄｉをアナログ信号に変換し、受信フイルタ６３へ送る。 受信フイルタ６３は、送信ＰＬＬ回路３０からのクロック信号Ｓ３０ｂに基づき、Ｄ／Ａ変換器６２の出力のフイルタ処理を行ってそのフイルタ処理後のアナログ信号Ａｏを出力する。

【００２７】次に、図４に示す受信タイミング発生回路５０の動作を説明する。 送信ＰＬＬ回路３０から出力されたクロック信号Ｓ３０ｃが受信タイミング発生回路５
０に入力されると、分周器５２内のＤ−ＦＦ５２ａで該クロック信号Ｓ３０ｃが２分周され、さらに後段のＤ−
ＦＦ５２ｂで４分周され、それらの分周出力Ｓ５２ａ，
Ｓ５２ｂが一致検出回路５４へ送られる。 一致検出回路５４は、分周器５２の出力Ｓ５２ａ，Ｓ５２ｂと状態カウンタ５３の出力Ｓ５３ａ，Ｓ５３ｂとの一致／不一致を検出し、一致の時には反転出力（“０”出力）Ｓ５４
ｄを位相ずれ検出回路５５へ与える。 位相ずれ検出回路５５は、受信コントローラ６１からの受信デジタル信号取込み完了信号Ｓ６１ａと、一致検出回路５４の出力Ｓ
５４ｄとが、同時に現われた時に、位相ずれ信号Ｓ５５
ｃを状態カウンタ５３へ出力する。 状態カウンタ５３
は、位相ずれ信号Ｓ５５ｃを入力クロックとしてそれをカウントし、そのカウント結果の出力Ｓ５３ａ，Ｓ５３
ｂを一致検出回路５４へ与える。

【００２８】図５に示すように、時刻ｔ _-4 ，ｔ _-3 ，
ｔ _-2 ，ｔ _-1 ，ｔ ₁ ，ｔ ₂ ，ｔ ₃ ，…，ｔ _n+1 ，ｔ _n+2 ，
ｔ _n+3 ，…において、送信ＰＬＬ回路３０からクロック信号Ｓ３０ｃが入力され、それが分周器５２で分周されてその分周出力Ｓ５２ａ，Ｓ５２ｂが一致検出回路５４
へ送られる。 状態カウンタ５３の出力Ｓ５３ｂ，Ｓ５３
ａが“００”の状態で始まったとすると、該一致検出回路５４から時刻ｔ _-4 ，ｔ ₁の時に出力Ｓ５４ｄが出る。
図５では、時刻ｔ ₁の時に受信デジタル信号取込み完了信号Ｓ６１ａが位相ずれ検出回路５５に入力されているので、該位相ずれ検出回路５５から位相ずれ信号Ｓ５５
ｃが状態カウンタ５３へ出力され、該状態カウンタ５３
の出力Ｓ５３ｂ，Ｓ５３ａが“０１”となる。 これ以降、一致検出回路５４は、分周器５２の出力Ｓ５２ｂ，
Ｓ５２ａが“０１”の時に出力Ｓ５４ｄを出す。

【００２９】次に、受信デジタル信号取込み完了信号Ｓ
６１ａが位相ずれ検出回路５５に入力される時刻ｔ _n+1
では、一致検出回路５４の出力Ｓ５４ｄが出ないので、
位相ずれ検出回路５５の位相ずれ信号Ｓ５５ｃも出力されず、状態カウンタ５３が“０１”を保持している。 そして、位相ずれ検出回路５５のＮＯＲゲート５５ｂから出力されるＤ／Ａ変換タイミング信号Ｓ５０を、図１のＤ／Ａ変換器６２の変換信号として使うことにより、送信ＰＬＬ回路３０のクロック信号Ｓ３０ｃに同期したＤ
／Ａ変換器６２の出力が得られ、その後段の受信フイルタ６３のクロックとして送信ＰＬＬ回路３０で発生させたクロック信号Ｓ３０ｂを用いることができる。

【００３０】以上のように、本実施例では、従来の受信ＰＬＬ回路に代えて受信タイミング発生回路５０を設け、送信フイルタ４１及び受信フイルタ６３用の高速のクロック信号Ｓ３０ｂは送信ＰＬＬ回路３０から共通に供給するようにしている。 つまり、１個の送信ＰＬＬ回路３０だけで、送信及び受信の異なるタイミングのクロック信号を発生させるようにしているので、非同期クロックの干渉によるＳ／Ｎ特性の劣化を防止できる。 しかも、受信タイミング発生回路５０は、従来の受信ＰＬＬ
回路に比べて回路規模が小さいので、ＬＳＩ化等の時のチップ占有面積を削減でき、消費電力も少なくできる。

【００３１】なお、本発明は上記実施例に限定されず、
例えば、共通クロック信号ＣＫ等の周波数を他の周波数に変えたり、送信ＰＬＬ回路３０や受信タイミング発生回路５０を図３あるいは図４以外の回路構成にする等、
種々の変形が可能である。

【００３２】

【発明の効果】以上詳細に説明したように、第１の発明によれば、従来の受信ＰＬＬ回路に代えて受信タイミング発生回路を設け、送信フイルタ及び受信フイルタ用の高速のクロック信号を送信ＰＬＬ回路から共通に供給するようにしたので、非同期クロックの干渉によるＳ／Ｎ
比の特性劣化を防止できる。 しかも、受信タイミング発生回路は従来の受信ＰＬＬ回路に比べて回路規模を小さくできるので、ＬＳＩ化等の際のチップ占有面積を削減できると共に消費電力も少なくできる。

【００３３】第２の発明によれば、受信タイミング発生回路を分周回路、状態カウンタ、一致検出回路、及び位相ずれ検出回路で構成したので、簡単な回路構成で、受信タイミング発生機能を実現できる。

【図面の簡単な説明】

【図１】本発明の実施例を示すコーデックの構成ブロック図である。

【図２】従来のコーデックの構成ブロック図である。

【図３】図１に示す送信ＰＬＬ回路の構成ブロック図である。

【図４】図１に示す受信タイミング発生回路の回路図である。

【図５】図１及び図４の動作を示すタイムチャートである。

【符号の説明】

３０ 送信ＰＬＬ回路 ４１ 送信フイルタ ４２ Ａ／Ｄ変換器 ４３ 送信コントローラ ５０ 受信タイミング発生回路 ５２ 分周器 ５３ 状態カウンタ ５４ 一致検出回路 ５５ 位相ずれ検出回路 ６１ 受信コントローラ ６２ Ｄ／Ａ変換器 ６３ 受信フイルタ