Conversion device

【発明の詳細な説明】 A.産業上の利用分野 この発明は、一般的にはA/D変換前及びD/A変換後の適切なスケーリングに関連するA/D変換システム及びD/A変換システム、特にエコーキャンセラのための変換装置に関するものである。

B.従来の技術及び発明が解決しようとする問題点 A/D変換器及びD/A変換器は、ディジタル処理システムの発達のため広く用いられるようになった。 例えば、制御システム及び監視システム（オペレーティングシステムにおける条件を操作環境の変化に関係なく、希望する数値にできる限り近く維持するための装置）の技術分野においては、アナログ構成要素が伝統的に使用されてきた。 1970年代には、離散的制御エレメントあるいは論理制御エレメント、並びにプログラム式論理制御装置が普及し、化学的プロセス、工業機械、その他の工業プロセス及び操作の如きものを監視するディジタル制御システムの発達を可能にした。 この目的を達成するために、アナログ・ディジタル（A/D）変換器が音声信号、あるいは物理的変量（例えば、温度、力、あるいは電圧）の測定値の如きアナログ情報をディジタル処理に適した形に変えるために用いられる。 第2A図は、ブロック３によって提供された負帰還の利用がシステムの性能を向上させるシステム特性の変化をもたらすアナログ構成要素のみを含むプロセス制御の従来の場合を、図解している。 この自動制御システムにおいては、フィードバックが、減算機構１によってシステムの実際の出力Ｓを希望する入力Ｅと比較するために利用され、減算機構１の出力に現われる差は制御装置２の入力信号として用いられる。 システム性能は、第2B図におけるような正確で安価なディジタル処理システムによって有利に設計できるブロック３の精巧なフィードバック関数に関わることが多い。 しかしながら、システムの出力Ｓと入力Ｅの両方がアナログ変量である場合には、フィードバック関数ブロック４
を提供するためのディジタル技術の利用は、計算に先立つ最初の変量のディジタル形式への変換、それから最終的には差分Ｅ−Ｅ′をもたらすために用いられることになるアナログ変量Ｅ′を発生させるためのブロック４のディジタル出力のアナログ形式への変換を伴う。 しかしながら、特性を変えるある環境において、変換すべき電圧Ｓのレベル変動は広範囲になることがある。 したがって、A/D変換器の精度を最大限に利用するためにアナログ信号Ｓの変換に先立ち、その適切なスケーリングを実行することが必須である。 したがって、このA/D変換はブロック６での増幅ステップの後に実行される。 ブロック４での計算の後、ディジタル効果は、D/A変換及びアナログ変量Ｅ′を提供するための減衰を行なうブロック５においてアナログ形式に再度変換される。 高性能なシステムを可能にするためには、ブロック４、５、６の伝達関数を正確に熟達することが最も望ましいことであり、また特にブロック５及び６の両方の伝達関数、即ち
A/D増幅及びD/A減衰の処理の両者は、互いに逆数となるべきである。

同様に、１本の通信路での高速全二重データ通信を可能にするエコーキャンセリング技術もまた、エコーについての高い除去率を達成するためにエコーキャンセリング・ループに含められた正確な伝達関数を必要とする。
エコーの除去は、モデムの如き遠隔データ制御装置からの受信信号を損ねるエコー信号の推定値をもたらすエコー測定器によって実現される。 測定されたエコーは、エコーのない理想的な受信信号に出来るだけ近い信号を生じさせるために、受信信号まで減じられる。 標準的なアナログ４線式モデムにおけるディジタル処理システムによるエコーの測定はまた、２つの正確なA/D増幅伝達関数及びD/A減衰伝達関数を含むものである。 この特定のケースは、第7A図、第7B図及び以下の図に関連して詳細に説明されることとなる。

従来、正確な伝達関数、また特に増幅ステップに関連するA/D変換、並びに減衰ステップに関連するD/A変換を行なうための、互いに逆数となる２つの伝達関数の設計は常に、システムの最終コストを必然的に増加させる調整可能な構成要素及び正確なエレメントを必要とした。
長期のシフトを伴うことから、正確な調整をしても正確な伝達関数を保証することはできない。

C.問題点を解決するための手段 したがって、互いに逆数である２つの伝達関数、即ち増幅ステップに関連するA/D変換を実行するための第１
の伝達関数、並びに減衰ステップに関連するD/A変換を実行するための第２の伝達関数を提供することがこの発明の１つの目的である。

A/D増幅変換又はD/A減衰変換を実行する変換システムを提供し、それにより従来のアナログ制御システムにおけるディジタル処理システムの容易な利用を可能にすることがこの発明のもう１つの目的である。

A/D増幅変換又はD/A減衰変換を実行するための変換システムを提供し、それによってデータ制御装置のための安価でしかも高性能なエコーキャンセラの設計を可能にすることがこの発明の更なる目的である。

この目的を達成するために、アナログ情報をディジタル情報に変換し又はディジタル情報をアナログ情報に変換するこの発明の変換装置は、A/D変換及びD/A変換を同一の構成要素で行なうようにしたことを特徴としている。

以下、この発明の作用を実施例とともに説明する。

D.実施例 初めに、実施例を概説する。

この発明によれば、増幅ステップに関連するA/D変換又は減衰ステップに関連するD/A変換を実行するための変換システムが提供されている。 このシステムは、処理すべき（即ちアナログに変換し、その後に減衰すべき）
入力ディジタル後を受信するための線（115）、並びに処理すべき（即ちスケーリングのために増幅し、その後にディジタルに変換すべき）入力アナログ値を受信するための線（165）を含む。 このシステムはまた、D/A変換器（110）のアナログ出力を減衰させるための減衰器（1
20）、並びに処理すべき入力アナログ値と上記減衰器（120）の出力を比較するための比較機構（150）も含んでいる。 D/A減衰プロセスの処理は、D/A変換器（110）
と減衰器（120）の両者によって実行される。 A/D増幅プロセスを達成するために、上記システムは更に、D/A変換器（110）に一連のディジタル語を発生させるための装置（140）、並びにこのシーケンスの間に、比較機構（150）の両方の入力間の差を最小にするディジタル値を記憶されるための装置（220）を含む。 このディジタル量は、増幅されたアナログ入力値のディジタル表現として抽出される。 A/D増幅及びD/A減衰の両方の処理が同じ物理的構成要素を伴うので、両方の処理は互いに逆数の伝達関数を有する。 この回路の典型的な利用は、エコーキャンセリング技術における利用である。

第１図において、ブロック100と称されるこの発明の実施例を構成する基本的なエレメントが説明されている。 ブロック100はD/A変換器110を含み、この変換器110
の出力はリード線135によって減衰器120に接続される。
この減衰器120の出力は、リード線145によって比較機構
150の入力、並びに第１のサンプルホールド（S/H）回路
130に接続される。 このS/H回路130の出力は、バス115を通して制御論理140に伝送されたディジタル出力に対応するアナログ量をリード線185に与える。 A/D変換を実施するために、ブロック100はまた、変換すべきアナログ量をリード線165を通して受信し、またその出力をリード線155によって比較機構150の２番目の入力に接続する第２のサンプルホールド回路160も含む。 比較機構150の出力は、リード線175によって制御論理140に送られる。
この制御論理140はそれぞれ、リード線117、バス127及び137、並びにリード線147によってS/H回路160、D/A変換器110、減衰器120、並びにS/H回路130を制御する。 制御論理140は最終的に、S/H回路160に入力されたアナログ量に対応するディジタル出力をバス125に与える。

減衰ステップに関連するD/A変換は、以下のように機能する。 即ち、変換すべきディジタル情報はバス115によって制御論理140に入力される。 ディジタル量の送信が第１図におけるように、並列かつ直列的に実行されることができることは注目すべきである。 制御論理140はバス127を通して、このディジタル値のアナログ表現をプログラム可能な減衰器120に与えるD/A変換器110にこのディジタル値を転送する。 このように計算され、減衰されたアナログ値は、A/D変換であれ、その逆のD/A変換であれ、他の変換についての前のブロックを解放するためにS/H回路130に記憶される。 D/A変換は背景技術で周知の種々のタイプの１つでよい。 例えばD/A変換は抵抗回路網、電流源、コンデンサ回路網、あるいはこれらの組合わせを用いるD/A変換器でもよい。 D/A変換回路は、
コンデンサを充電させる電流量を用いるランプ型D/A変換器によって、又は同時にもしくは継続的にいくつかの異なる値のランプでも構成できる。 プログラム可能な減衰器120は背景技術では周知の減衰装置の１つでよい。
この減衰器120は一般に縦続接続されたセルを有する抵抗回路網及び制御論理140によって制御されたアナログスイッチから形成される。 しかしながら、それはまた、
広くCMOS技術を用いたスイッチドキャパシスタを用いて抵抗を合成するスイッチ及びコンデンサから形成されることができる。 S/H回路130及び160の両方は、一般に演算増幅器、保持コンデンサ及び演算増幅器の入力段を禁止するための装置を含んでいる。 この技術はバイポーラ技術にうまく合っている。 しかしながら、CMOS技術は一般にいくつかの異なる技術を含み、特に演算増幅器、少なくとも１つの集積コンデンサ及び２つのCMOSスイッチを含んでいる。

増幅ステップに関連するA/D変換は、下記のように実行される。

リード線165に存在するアナログ信号はサンプルが記憶されるS/H回路160に最初に入力される。 前述のように、S/H回路160によって提供される長所は、A/D変換が開始され、アナログサンプルがS/H回路160に保持されるとすぐに中断し、それからD/A変換を続け、そして最終的に中断が発生した状態でA/D変換を再開することができることである。 しかしながら、中断の可能性がA/D変換処理で必要がなければ、S/H回路160は容易に抑圧される。 増幅ステップが後続されるA/D変換を実行するために、制御論理140は一連の連続的なディジタル値をバス1
27に発生させる。 これらのディジタル値はD/A変換器110
によってアナログ表現に変換され、その後減衰器120によって減衰される。 減衰器120の出力は、比較機構150
で、以前にサンプルされS/H回路160に保持されたアナログ値と比較されるために伝送される。 比較機構150は、
制御論理140が増幅アナログ入力値の最良のディジタル近似を決定するようにその２つの入力差の符号を決定するように使用される。

ｋは減衰器120によって実行された減衰値（０＜ｋ＜
１）であるとする。 D/A変換の終了時、下記のようになる。

（制御論理140で与えられたディジタル値）×ｋ＝S/H
回路160にロードされたアナログ値 したがって、 ディジタル値＝（1/k）×（S/H回路160にロードされたアナログ値） 値ｋは０と１の間にあるので、1/kは１から無限大まで変動する。 したがって、増幅ステップに関連するA/D
変換、即ち、正確に縦続D/A減衰の伝達関数の逆数である縦続A/D変換の伝達関数に関連するA/D変換が実行される。

その後、増幅ステップに関連するA/D変換は終了される。 制御論理140は、増幅アナログ値の前述の最良近似である上述のディジタル値をバス125に転送する。

制御論理140によって実行された連続的なディジタル値のシーケンスの発生は、異なるアルゴリズムによって達成されることができる。 例えば、上記の発生は逐次比較に基づいてなされる。 この場合、制御論理140は、最上位ビット（MSB）が１にセットされ、全ての残りのビットが０にセットされたディジタル値を最初に発生する。 減衰器120の出力がS/H回路160にロードされたアナログ値より小さいならば、この比較は比較機構150によって実行され、制御論理140はセットされたMSBを維持し、そうでなければMSBをリセットする。 それから、制御論理140は２番目のビットを１にセットし、そのようにして発生された２番目のディジタル値は同様に処理される。 このアルゴリズムは、A/D変換器がD/A変換器を実施する限りでは、一般に最も高速であるべき利点を有する。

他のアルゴリズムがディジタル値のシーケンスを発生するために使用される。 このアルゴリズムは、全ての可能なディジタル値を掃引するランプの発生を伴う。 この方法は、特に多数のビットがディジタル値に含まれている場合、前の方よりもより長い。 しかしながら、この方法は本質的に単調な変換を与えるという利点を有する。

第３図において、この発明の好ましい実施例が示されている。 この実施例では、制御論理148によって実行されたディジタル値の発生は逐次比較に基づいてなされる。 第１図に関して前述したブロックに加えて、この発明は２つのレジスタ210及び220を含む。 レジスタ210
は、処理され、バス115によって伝送されるディジタルワードの値を記憶するために設計された通常の８ビットレジスタである。 簡単にするため、第３図は８ビットのディジタルワードを含むこの発明の実施例を示しているが、８ビット以上あるいは以下のワードが同様に使用される。 レジスタ220は、A/D増幅プロセスによって与えられたディジタルワードの値を記憶する。 レジスタ210の出力は、一連のNANDゲート231〜238に接続される。 簡単にするため、２つの参照符号231と238だけが第３図に示されている。 レジスタ210の最上位ビット（MSB）は、NA
NDゲート231の第１の入力に接続される。 レジスタ210の第２位ビットはNANDゲート232の第１の入力に接続される。 以下、同様である。 したがって、レジスタ210の最下位ビット（LSB）はNANDゲート238の第１の入力に接続される。 全てのNANDゲート231〜238の２番目の全ての入力は、インバータ230の入力にまた接続される「A/D又は
D/A」制御リード線271に接続される。 この第１の系列の８つのNANDゲート231〜238の出力は第２の系列の８つの
NANDゲート221〜228に接続される。 簡単にするために、
２つの参照符号221及び228だけが示されている。 第１の系列の８つのNANDゲートと第２の系列の８つのNANDゲートの接続は下記のように行なわれる。 第１の系列の第１
のNANDゲート231の出力は第２の系列の第１のNANDゲート221に接続される。 同様に第１の系列の第２のNANDゲート232の出力は第２の系列の第２のNANDゲート222に接続される。 以下、同様である。 第２の系列のNANDゲート
221〜228の全出力は、D/A変換器110及び各変換サイクル後、A/D増幅処理のディジタルの結果を取り出すためにレジスタ220の入力にも伝送される８ビットバスを構成する。 第２系列のNANDゲート221〜228の全ての第２の入力は、第３の系列の８つのNANDゲート211〜218の出力に接続される。 図では、NANDゲート211と228に対応する参照符号のみが示される。 第２の系列のNANDゲートと第３
の系列のNANDゲートの接続は下記の通りである。 即ち、
第３の系列の第１のNANDゲート211の出力は第２の系列の第１のNANDゲート221の第２の入力に接続される。 同様に、第３の系列の第２のNANDゲート212の出力は第２
の系列の第２のNANDゲート222の第２の入力に接続される。 以下、同様である。 最後に、第３の系列のNANDゲート218の出力は第２の系列のNANDゲート228の第２の入力に接続される。 第３の系列のNANDゲート211〜218の第１
の全入力は、SARブロック276から８ビットワードを受信する８ビットバスを構成する。

D/A変換は、下記のように実行される。 減衰器120は、
「減衰／利得制御」バス263によって必要とされる減衰値に調製される。 「A/D又はD/A」リード線271は、D/A変換に対応する高レベルにセットされる。 これは、インバータ230による第３の系列のNANDゲートの全NANDゲート2
11〜218のロッキングを必要とし、インバータ230の出力は低レベルにセットされる。 その後、処理されるべきディジタルワードは、「ディジタル入力ホールド」リード線264を高レベルにセットすることによってレジスタ210
に入力され、記憶される。 レジスタ210は、変換されるべきディジタルワードが1D/A変換サイクル中安定したままを保証されない場合のみ必要であることに注意すべきである。 したがって、入力されたディジタルワードはD/
A変換器110によって変換され、それから減衰器120によって減衰され、リード線145でS/H回路130の入力に伝送される。 「アナログ出力ホールド」制御リード線267
は、S/H回路130にロードされたアナログ値がアナログ出力リード線185で保持されるように高レベルにセットされる。

増幅ステップが後続するA/D変換は、下記のように実行される。

最初にプログラム可能な減衰器は、既に以前使用された「減衰／利得制御」リード線263によって必要とされる減衰ステップが提供されるように制御される。 リード線263に伝送された値が変化されないままである場合、S
/H回路160に入力されたアナログ値は、以前にレジスタ2
10に入力されたディジタルワードを処理した伝達関数の逆数伝達関数によって処理される。 したがって、A/D変換処理によって与えられる全利得は、デシベルの観点からはD/A変換処理によって与えられる減衰と正反対である。 リード線165に存在するアナログ値は、「アナログ入力ホールド」リード線265を高レベルにすることによってS/H回路160でサンプルホールドされる。 「A/D又はD
/A」リード線271は、インバータ230によって第１の系列のNANDゲート231〜238をロックし、第３の系列のNANDゲート211〜218をアンロックする低レベルにセットされる。

「中断A/D」リード線は、その後高レベルにセットされる。 それで、リード線261のクロック信号は逐次近似レジスタ（SAR）276にNANDゲート240を通して伝送される。 このレジスタ276は上述の逐次近似アルゴリズムによってディジタルワードを提供するための回路である。
この回路は、８ビットワード、12ビットワード又は16ビットワードを通常提供する現在商用の回路である。 A/D
変換を開始するために、「開始A/D」制御リード線250は高レベルにセットされ、同一クロック期間でリセットされる。 その結果、SAR回路276は、そのMSBが１にセットされ、その他のビットが０にセットされる第１のディジタルワードを発生する。 比較機構150によって実行され、リード線175によってSAR回路276に伝送された比較の結果によってSAR回路は訂正するか又はそのままにし、訂正されるか又はそのままのMSBを有し、第２位のビットが１にセットされ、第３位〜第８位のビットが０
にセットされる第２のディジタルワードを発生する。 この第２のワードは処理され、その結果、必要ならば、第２のビットは訂正される。 変換の完了時に、「A/D完了」リード線260はSAR回路276によって高レベルにセットされる。 「ディジタル出力ホールド」制御リード線26
6はまた、SAR出力をレジスタ220に記憶させるためにリセットされる。 したがってA/D増幅処理の結果は外部装置によってバス125から取り出される。

NANDゲート240のため、A/D変換は「中断A/D」リード線262を低レベルにセットすることによって中断される。 これは、SAR回路276の入力でリード線261のクロック信号の消失を必要とする。 その結果「A/D又はD/A」リード線の切換えによって、優先的D/A変換が実行されることを可能にする。 D/Aリード線への切換え及びSAR回路
276の入力のクロックの再付勢によってA/D変換が中断された場合に再開されることを可能にする。

上述の好ましい実施例は、ワイヤード論理を含んでいる。 処理装置の使用と相入れないことを行なう利点は、
このように可能になったD/A変換の速度から生じるものである。 しかしながら、当業者はワイヤード論理解法よりも少ない構成要素を含む処理装置を実現するために同一の原理を使用することができる。

第４図に関して、第２の好ましい実施例が説明され、
この中ではA/D変換はランプ液発生に基づいて達成される。 この実施例は、後述の実施例よりも遅いという欠点を有している。 この実施例は、処理装置又はワイヤード論理技術のいずれかを含む。 明瞭にするため、単一のランプを使用するワイヤード論理の実施例が示されている。 第２図に関連して既に述べられた構成要素に加えて、この実施例は、ランプ発生器340によって発生されたアナログランプの発生と並行して一連の逐次ディジタルワードを発生するためのアップ／ダウンカウンタ310
を含んでいる。 アップ／ダウンカウンタ310には、単一の「データ/0」リード線357によって制御される一連のA
NDゲート301〜308によって、変換されるべきディジタルワードがロードされる。 ディジタルワードを運ぶバス11
5とアップ／ダウンカウンタ310との結線は下記のようになる。 即ち、変換されるべきディジタルワードの最上位ビットは、第１番目のANDゲート301の第１の入力に接続される。 同様に、バス115の第２桁目のビットは一連のA
NDゲート301〜308の第２番目のANDゲート302の第１の入力に接続される。 以下、同様である。 この系列の全AND
ゲートの全ての第２の入力は「データ/0」リード線357
に接続される。

D/A処理は下記のステップによって開始される。 即ち、「リセット／付勢」リード線358は、ランプ発生器3
40をリセットする高レベルにセットされる。 同様に、
「データ/0」リード線357は、一連のANDゲート301〜308
を通してアップ／ダウンカウンタ310にディジタルワードを伝送されるのを可能にするためにセットされる。 このディジタルワードのローディングは「ロード」リード線353の高レベルによって実行される。 また、「アップ／ダウン」リード線はアップ／ダウン310の減分動作に対応するレベルにセットされる。 「減衰／利得制御」バス263によって制御された減衰器120の適正減衰を調整した後、「リセット／付勢」リード線358はランプ発生器3
40及びアップ／ダウンカウンタ310の両方の同時開始を可能にするように切換えられる。 これは、「リセット／
付勢」リード線358のレベルを受信し、アップ／ダウンカウンタ310を制御するインバータ360によって達成される。 この瞬間から、アップ／ダウンカウンタ310は一連のANDゲート301〜308によってロードされたディジタル値から０までのダウン計数を開始する。 アップ／ダウンカウンタ310の出力はレジスタ320を駆動し、８ビットの
NORゲート350によって解読される８ビットバスである。
このアップ／ダウンカウンタ310がディジタル値０に達するか否や、後者は「D/A完了」リード線354のレベルを上げるNORゲート350によって解読される。 「D/A完了」
リード線354の切換えの結果として、「アナログホールド」リード線356は、減衰器120によって発生されたアナログ値をS/H回路対330の第１段へ記憶させるためにセットされる。 次のD/A変換で、S/H回路対330は、その第１
段から終局的には「アナログ出力」リード線185に提出されるその第２段にアナログ信号を転送する。 S/H回路対は、変換時間が変換サイクルの重要部分である場合、
必要である。 逆の場合には、第３図に関連して使用されるような通常のS/H回路が使用される。 フィードバックループは、アップ／ダウンレジスタ310の出力のMSBをランプ発生器340に接続するリード線362によってD/A処理へ挿入される。 基本的には、このMSBはMSB平均信号を発生するように統合される。 後者はその出力のオフセットを調整するためにランプ発生器340によって使用される。 それで全アナログスケールの真中、一般に電源電圧の真中はMSBが切換える瞬間にランプ発生器340の出力と一致する。

A/D処理は下記のように達成される。 即ち、「データ/
0」リード線357は「リセット／付勢」リード線358によってランプ発生器340をリセットするようにリセットされる。 その後、アップ／ダウンカウンタ310は「データ/
0」リード線357によってディジタル値０にプリセットされる。 この「ロード」リード線353はセットされ、「アップ／ダウン」リード線352はアップ／ダウンカウンタ3
10の増分動作に対応するレベルにセットされる。 減衰器
120によって与えられたランプ発生器340のアナログ出力の減衰は「減衰／利得制御」バス263によって適正値に調整される。 前述のように、「減衰／利得制御」バスが変化しないままである場合、A/D増幅処理によって与えられる全利得は、D/A減衰処理によって与えられる減衰の正確に逆数となる。 それから、「リセット／付勢」リード線358は、ランプ発生器340及びアップ／ダウンカウンタ310の両方が同時に開始するように切換えられる。
減衰器120の出力がリード線155によってロードされたアナログ値の値に達した場合、比較機構は「A/D完了」リード線359をセットする。 その結果、「ディジタルホールド」リード線355はセットされ、このカウンタ出力は、レジスタ320に転送され、ディジタル値は「ディジタル出力」バス125で使用可能とされる。

第５図に関して、「ディジタルホールド」リード線35
5及び「アナログホールド」リード線356の信号がどのようにして発生されることができるかが説明されている。
示された回路は、２つのラッチを構成する４つのNANDゲート460、470、480及び490を含んでいる。 比較機構150
によって与えられる「A/D完了」リード線359の線号は、
NANDゲート460の第１の入力にインバータ410を通して伝送される。 NANDゲート460の第２の入力は、NANDゲート4
70の出力に接続される。 逆に、NANDゲート460の出力はN
ANDゲート470の第１の入力に接続される。 リード線358
のリセット信号はNANDゲート440の第１の入力に伝送され、このNANDゲート440の出力はNANDゲート470の第２の入力に接続される。 NANDゲート440の第２の入力は、インバータ430を通してNANDゲート450の第１の入力にも伝送されるリード線352の「アップ／ダウン」信号を受信する。 その第２の入力はリード線358から「リセット」
信号を受信する。 後者のNANDゲート450の出力はNANDゲート480の第１の入力に接続される。 NANDゲート480の第２の入力はNANDゲート490の出力に接続される。 逆に、N
ANDゲート480の出力はNANDゲート490の第１の入力に接続される。 このゲートの第２の入力は、それがインバータ420によって処理された後で「D/A完了」の相補信号を受信する。

説明のために、A/D処理及びD/A処理は排他的なものとして実行される。 実際に、これらは同期している条件で同時に実行されることができる。 この特定な場合には、
別々のカウンタが必要とされる。 即ち、カウントアップするためのカウンタ及びカウントダウンするためのカウンタである。 これは、第６図に説明されている。 即ち、
「アップ」カウンタ510及び「ダウン」カウンタ520は同時に作動することができる。 D/A処理は次のステップで開始される。 「リセット／付勢」リード線358はランプ発生器340をリセットする高レベルにセットされる。 前述のものとは逆に、変換されるべきディジタルワードは「ロード」リード線352によって「ダウン」カウンタ510
に直接入力される。 「減衰／利得制御」バス263によって制御される減衰器120の適正減衰値の調整後、「リセット／付勢」リード線358は、ランプ発生器340及び「ダウン」カウンタ520の両方が同時に開始できるように切換えられる。 これはまた、「リセット／付勢」リード線
358のレベルを受信し、「ダウン」カウンタ520及び「アップ」カウンタ510の両方を制御するインバータ360によって再度達成される。 この瞬間から、「ダウン」カウンタ520はリード線351のクロック信号の速度で、以前にロードされたディジタル値から０までの計数を開始する。
「ダウン」カウンタ520はディジタル値０に達するや否や、後者は、「D/A完了」リード線354のレベルを高めるノアゲート350によって解読される。 その結果、「アナログホールド」リード線356は、減衰器120によって発生されたアナログ値をS/H回路対330の第１段に記憶させるために、第４図に関する説明部によってセットされる。
前述と同様に、次のD/A処理で、S/H回路対330は、その第１段から結局「アナログ出力」リード線185に提示されるその第２の段までアナログ信号を転送する。

A/D処理は上述の動作と同時に達成される。 即ち、ランプ発生器340は「リセット／付勢」リード線358によってリセットされる。 リード線352がセットされ、常にバス515に存在するディジタルワード０の「アップ」カウンタ510へのロードを開始する。 その後、「リセット／
付勢」リード線358は、ランプ発生器340及び「アップ」
カウンタ510（及び「ダウン」カウンタ520も）の両方が同時に開始するように切換えられる。 減衰器120の出力がリード線155によってロードされたアナログ値の値に達する場合、比較機構は「A/D完了」リード線359をセットする。 その結果、「ディジタルホールド」リード線35
5はセットされ、カウンタの出力はレジスタ320へ転送され、ディジタル値は「ディジタル出力」バス125で使用可能とされる。 リード線355及び356の「ディジタルホールド」信号及び「アナログホールド」信号の発生は第５
図に関連して上述と同様に達成される。 結論としてA/D
変換及びD/A変換の両方の同時処理は下記のように要約される。 即ち、「リセット／付勢」リード線358がセットされるとランプ発生器340、「アップ」カウンタ510及び「ダウン」カウンタ520がリセットされる。 「ロード」リード線352がセットされると、「アップ」カウンタ510及び「ダウン」カウンタ520には、ディジタル０及び変換されるべきディジタルワードがそれぞれロードされる。 「リセット／付勢」リード線358の切換えで、ランプ発生器340、「アップ」カウンタ及び「ダウン」カウンタが同時に開始する。 「アップ」カウンタが比較機構150の切換えを必要とする値に達すると、A/D処理の結果であるこのディジタル値はレジスタ320にロードされる。 また、「ダウン」がNORゲート350によって解読される値０に達すると、減衰器120の出力の対応するアナログ値はS/H回路対330に記憶される。 A/D処理及びD/A処理の両方共同一の構成要素を使用するので、その伝達関数は互いに正確な逆関数である。

A/D処理及びD/A処理を同時に提供する他の可能性は、
単一のカウンタ及びこのカウンタの出力と変換されるべきディジタル入力とを比較するための一致回路を使用することである。 このカウンタは常にカウントアップを行ない、常にディジタル値０がロードされる。

第7A図及び第7B図はエコーキャンセラ装置におけるこの発明の典型的な使用を示している。 実際、単一チャンネルの高速全２重データ通信は、かかる通信が同一の線路を介する同時送受信を伴なうので、非常に実際的な関心事である。 この目的を達成する技術は、送信された信号が線路の同一端の受信部にフィードバックされないことを保証する機構を提供することである。 送信器610及び受信器620は、ハイブリッド630を介して２線式線路64
0に一緒に結合される。 チャンネル特性（例えば、交換網）を変える環境では、ハイブリッド平衡は固定されたならば、それはせいぜいチャンネルに簡易整合を提供する。 このモードでは、ハイブリッドを通して漏洩された局部送信信号の残留によって遠隔で同時に作動する送信器からの入力信号と干渉することを予期することができる。 第7A図はエコー除去技術のないシステムを示し、第
7B図はこのような技術を用いるシステムを示している。
第7A図に示されるように、受信器620に入力する信号はＲ＋ｅである。

第１項Ｒは遠隔からの信号で、第２項ｅはハイブリッド630とチャンネル640の不一致から生じるエコー信号である。 判定は受信器の出力サンプルを量子化することによってなされる。 従来の簡易平衡ハイブリッドを有するシステムに生じる典型的に遭遇するエコー構成要素によって、受容できない高エラー率が生じる。 干渉エコー構成要素を除去するために、局部受信器は第7B図のようにエコー除去を実行しなければならない。 即ち、エコー推定器650によってエコー信号ｅを推定し、判定を行なう前にリード線615の入力ｊ信号から上記エコー信号をブロック660で減算しなければならない。 この推定は、リード線605の送信信号、リード線615の受信信号Ｒ＋ｅを処理することによって実行される。 この目的は、ローカルデータシンボルｂ（ｎ）の横断的なフィルタリングによって一般的に達成される。 このｂ（ｎ）が２進数の場合、実現は簡単であり、主として加算及び減算を必要とする。

しかしながら、受信信号のレベルは著しく変動しそうで、遠隔モデムからの遠隔信号Ｒは０と−43dBmの間で変動するので、エラー信号が計算される場合、適正なスケーリングを行なうことが必須である。 このようなスケーリングは、利得調整装置、即ちエコー推定計算の前の
A/D変換間のAGCを含む。 この計算の結果は、変換され、
受信信号に減算される以前に減衰されなければならない推定エコーのディジタル値を提供する。 第８図はこのような装置を示している。 即ち、ハイブリッド630からの受信信号は、A/D変換器730を最善に利用するために、
計算の前の適切なスケーリングのためにAGC750に入力される。 A/Dブロック730によって受信信号Ｒ＋ｅの増幅及びディジタル形式への変換の後、後者は、推定エコーを抽出するエコー推定器710に入力される。 これは、リード線605の一連のディジタル値ｂ（ｎ）とA/D730の出力を比較することによって達成される。 この比較の結果は、推定エコーを発生するように設計されたディジタルフイルタの調整の適合プロセスで使用される。 一般に、
このディジタルフィルタのタップ係数はリード線615の実際の受信器出力（Ｒ＋ｅ）とｂ（ｎ）から形成された理想出力との差である測定された受信器の誤差信号を二重平均で最小にするように選ばれる。 明らかに、タップ係数を選ぶ他の方法が使用される。

一旦抽出されたら、推定エコーはアナログ形式に再変換するためにD/Aブロック720に伝送される。 それから、推定信号は実際の受信信号（Ｒ＋ｅ）がブロック
780によって遅延された後、減算器660で上記実際の受信信号にまで減算される前に減衰器740によって減衰される。 この遅延は、接続線615の信号と接続線625の信号間の処理遅延を補償するために挿入される。 AGC750によって提供された利得及び減衰器740によって生成された減衰は制御リード線770によってエコー推定器710上によって制御される。 第８図に示すように、送信器610及び受信器620はそれ自身いかなるエコー除去を有しない標準モデム760のフレームを形成する。 したがってこの製品にこの発明を使用することは、余分の特徴として、以前は非常に精巧で且つ高価なデータ制御装置にのみ存在しているこのような性能を付加する。

前述のように、A/D増幅ブロック及びD/A減衰ブロックの伝達関数は互いに正確に逆関数である。 実際、残余エコーｅは遠端信号Ｒより30dB程高いということに注目すべきである。 高速での高性能は30dBにおけるS/N比を意味するので、エコーはエコー自身より60dB以上低いエラーで再生されなければならない。 したがって、この発明の構成の利点は明白になる。 即ち、A/D増幅ブロック及びD/A減衰ブロックの両方は同一の構成要素から構成されるので、それらの特性は全く同一である。 減算器660
で実行される減算はまた、エコー除去装置の効率の良さを可能にするために約0.001の精度許容範囲を有しなければならない。 このような許容範囲を有する減算器は、
４つの抵抗R1、R2、R3及びR4によって差動増幅器を形成するために接続される第９図のような演算増幅器800によって容易に製造される。 これらの抵抗の値は同一の基板上のレーザトリミングによって正確に等しくなるように容易に選択されることができる。

エコー推定器710のようなディジタル処理装置によって処理されるべきアナログ信号はほとんどの場合、A/D
変換前に適正なスケーリングのために増幅しなければならないので、増幅ブロック750はA/Dブロック730に関連することにも注目すべきである。 しかしながら、この点を除いて、A/D変換及び増幅器の関連は任意であり、この発明はA/D減衰ステップ又はD/A増幅ステップのいずれかを実行するためのシステムを提供するのに明らかに適用し得る。

E.発明の効果 以上説明したように、この発明によれば、コスト高になる高精度の部材を使用することなく、全く逆関数の関係にある２つの伝達関数を実現することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す図ある。 第2A図及び第2B図は、従来のアナログプロセス制御システムにおけるディジタルフィードバック関数の利用を説明する図である。 第３図は、逐次近似アルゴリズムを含む好ましい実施例を示す図である。 第４図は、ランプ発生器を含む第２の好ましい実施例を示す図である。 第５図は、「ディジタルホールド」制御信号及び「アナログホールド」制御信号を発生する方法を示す図である。 第６図は、A/D変換及びD/A変換を同時に可能にするこの発明の変換システムを示す図である。 第7A図及び第7B図は、エコー除去構成におけるこの発明の使用の基本原理を示す図である。 第８図は、標準４線式モデムにおけるエコー除去構成でこの発明の使用を説明する図である。 第９図は、この発明の好ましい実施例で必要とされる正確な減算器の一例である。

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