Analog-Digital-Wandler

Die Erfindung bezieht sich auf einen Analog-Digital-Wandler gemäss dem Oberbegriff des Anspruchs 1.

Mit diesem Oberbegriff nimmt die Erfindung auf einen Stand der Technik Bezug, wie er beispielsweise aus der US-Patentschrift US-A-4 296 412 bekannt ist.

Insbesondere für elektronische Stromwandler werden A/D-Wandier benötigt die neben kurzem "data-refresh" zum Erreichen von kleinen Phasenfehlern auch eine sehr breite Dynamik erfordern. Bei einem kombinierten Wandler für Mess-und Schutzzwecke kann eine Dynamik von bis 20 Bit benötigt werden.

Der schnelle "data-refresh" kann mit einem Nachlauf nach der eingangs genannten US-Patentschrift oder auch nach einer Schaltungsanordnung erreicht werden, wie sie in der europäischen Patentanmeldung EP-A1-0 158 841 der Anmelderin, veröffentlicht am 23.10.85, beschrieben und dargestellt ist. Dieses Dokument fällt unter Artikel 54 (3) EPÜ.

Die Dynamik des Analog-Digital-Wandlers nach US-A-4 296 412 ist durch die Stellenzahl am Ausgang des digitalen Integrators bzw. am Eingang des zur Rückkopplung verwendeten Digital-Analog-Wandlers einerseits und durch die Anforderungen an die Genauigkeit der Umsetzung des Eingangssignals andererseits beschränkt, auch wenn besagte Anforderungen nur für einen Teil des vom Eingangssignal überstrichenen Bereichs gelten.

Es ist ferner vorgeschlagen worden, die Dynamik eines Nachlauf-A/D-Wandlers durch Anwendung von mehreren Nachlaufschleifen beliebig zu erweitern. Diese Methode hat allerdings den Nachteil, dass sich in dem ganzen A/D-Wandler einige analoge Komponenten, wie z. B. D/A-Wandier und Spannungskomparatoren (bzw. ganze Sätze von Fensterdiskriminatoren, da vorzugsweise Nachlaufschleifen mit erhöhter Folgegeschwindigkeit benutzt werden), mehrmals wiederholen.

Die vorliegende Erfindung setzt sich zum Ziel, eine Vereinfachung des Nachlauf A/D-Wandiers mit beliebig erweiterbarer Dynamik zu erreichen, die sich kostengünstig auswirkt und durch Anwendung von kleinerer Anzahl analoger Komponenten auch bessere MTBF-Werte (mean time between failure) erreicht, also betriebssicherer ist.

Der Erfindung liegt dabei die folgende Idee zugrunde: Ein normaler Nachlauf-AID-Wandler besteht aus einem Skalierungsverstärker für das Eingangssignal, einem D/A-Wandler, einem digitalen Integrator, einem Mehrfach-Fenster-Diskriminator (z. B. nach der genannten EP-A1-0 158 841), einem CIock-Generator und aus Mitteln zum Vergleichen des Momentanwertes des skalierten Signales mit dem Ausgangssignal des D/A-Wandlers.

Zur Erweiterung der Dynamik über die Bitzahl des D/A-Wandlers wird nun erfindungsgemäss vorgeschlagen, den gattungsgemässen Nachlauf-A/D-Wandler um einen Skalierungsverstärker mit umschaltbarer Verstärkung, um einen digitalen Multiplizierer des im Integrator gespeicherten Wertes, um Mittel zum Umspeichem des muftiplizierten Ausgangswertes des Integrators zurück in den Integrator und um einen digitalen, vorzugsweise vom Ausgang des Integrators gesteuerten, Bereich-Umschafter/Speicher ("range-selector") zu ergänzen.

Die durch die Erfindung erreichten Vorteile liegen vor allem darin, dass sie eine nahezu beliebige Vergrösserung der Dynamik gegenüber bekannten gattungsgemässen Analog-Digital-Wandler ermöglicht, ohne dass dafür, solange sich das Eingangssignal in einem Bereich bewegt, in dem es der Verarbeitung durch einen vergleichbaren bekannten gattungsgemässen Analog-Digital-Wandler zugänglich wäre, demselben gegenüber eine verringerte Genauigkeit der Umsetzung in Kauf genommen werden müsste. Ein wichtiger Vorteil liegt ferner im ausserordentlich schnellen "data-refresh", der unter normalen Betriebsbedingungen nur eine Taktperiode in Anspruch nimmt.

Die Umsetzung des Eingangssignals passt sich derart an die Grösse des letzteren an, dass der Quantisierungsfehler in einer festen Relation zur jeweils vom Eingangssignal erreichten Grössenordnung steht. Diese Eigenschaft des er findungsgemässen Analog-Digital-Wandler macht denselben sehr geeignet zur Verarbeitung des Ausgangssignals eines Strom- oder Spannungswandlers, vor allem, wenn derselbe zugleich Mess- und Schutzzwecken dient, da nicht nur das ungestörte Signal, das innerhalb eines begrenzten Bereichs bleibt, mit hoher, für Messzwecke ausreichender Genauigkeit umgesetzt werden kann, sondern auch Störungen grosser Amplitude, wie sie z. B. bei Kurzschlüssen auftreten, für Schutzzwecke hinreichend genau erfasst werden können.

Erfindungsgemässe Analog-Digital-Wandler können schaltungstechnisch sehr einfach und kostengünstig realisiert werden. Im folgenden wird die Erfindung anhand von Zeichnungen, welche nur ein Ausführungsbeispiel darstellen, und von einigen Diagrammen näher erläutert.

In der Zeichnung zeigt:

• Fig. 1 das Blockschema eines Nachlauf-Analog-Digital-Wandlers mit erweiterter Dynamik, anhand dessen die Erfindung erläutert werden soll,
• Fig. 2 eine schematische Darstellung eines digitalen Integrators mit einem mal-1/4 Multiplizierer,
• Fig. 3 ein gegenüber Fig. 1 detailliertes Blockschaltbild eines Ausführungsbeispiels der Erfindung,
• Fig. 4 ein Ausführungsbeispiel eines Mehrfach-Fensterdiskriminators, wie er in der Schaltungsanordnung nach Fig. 3 eingesetzt wird,
• Fig. 5 ein Ausführungsbeispiel für den digitalen Integrator mit kaskadierten Vorwärts-Rückwärtszählern samt zugehöriger Steuerlogik für den A/D-Wandler,
• Fig. 6 einige Diagramme des zeitlichen Verlaufs des Eingangssignals und die zeitlichen Verläufe einiger im Analog-Digital-Wandler gemäss Fig. 3 bei der Umsetzung desselben auftretender Signale.

Im Blockschaltbild nach Fig. 1 ist mit 1 ein digitalter Integrator mit 12-Bit-Ausgang bezeichnet, der an einem 12 Bit breiten Bus B angeschlossen ist. An den Bus B ist ferner ein 12-Bit Digital-Analog-Wandler (D/A-Wandler) 2 geführt. Das Eingangssignal E des Analog-Digital-Wandlers wird an den Eingang IN einer Schaltung zur Skalierung des Eingangssignals angeschlossen, deren Verstärkungsfaktor A einstellbar ist. Es wird in diesem Beispiel eine Skalierungsverstärkeranordnung mit umschaltbarer Verstärkung A - 1, 1/4, 1/16, 1/64 angenommen (vgl. Fig. 3). Die Ausgänge der Skalierungsverstärkeranordnung 3 und des D/A-Wandlers führen an ein Subtrahierglied 5, welches aus den genannten Ausgangssignalen ein Differenzsignal Δ bildet. Dieses gelangt über eine Nachführschaltung ("increment quantizer") 6 zum digitalen Integrator 1. An den Bus B ist ferner ein digitaler Multiplizierer 4 angeschlossen, der ausgelegt ist für eine von einer als Bereichsumschalter dienenden Steuerlogik 9 gesteuerten Multiplikation der Ausgangsdaten des digitalen Integrators 1 mit den Faktoren 4 oder 1/4 wahlweise. Der Satz der Ausgangsdaten aus Ausgang OUT besteht aus dem 12 Bit Ausgang des Integrators 1 (11 Bit und Vorzeichen) und einem digitalen Ausgang der Steuerlogik 9, der als Multiplikationsfaktor (z. B. in kodierter Form als Angabe der binären Potenz) für die 12 Bit dient. Über den Bus B' ist letzterer an die Skalierungsverstärkeranordnung 3 geführt und bewirkt dort die Umschaltung des Verstärkungafaktors A. Die Steuerlogik 9 und der digitale Integrator 1 werden von einem zentralen Taktgenerator 13 zeitlich gesteuert.

Bei kleinem Eingangssignal ist zunächst der Verstärkungsfaktor 1 eingeschaltet, die Nachlaufschleife arbeitet auf die bekannte Art. Überschreitet infolge des Ansteigens des skalierten Eingangssignales der momentane Zustand des Integrators 1 einen vorgewählten Absolutwert (z. B. zwischen 7/8 und 8/8 eines "full-scale's"), schaltet die Steuerlogik 9 automatisch die Verstärkung der Skalierungsverstärkeranordnung 3 auf 1/4. Zugleich werden die mit dem Faktor 1/4 multiplizierten Ausgangsdaten des Integrators 1 durch einen Ladebefehl zurück in den Integrator 1 geladen, so dass auch der analoge Ausgangswert des D/A-Wandlers 2 durch den gleichen Faktor 4 dividiert wird. Nach dem Abklingen der Umschalttransienten ("settling-time") der Skalierungsverstärkeranordnung und des D/A-Wandiers 2 wird innerhalb einer Takt-Periode am Eingang der "Nachführschaltung 6" wieder Gleichgewicht erreicht. Da gleichzeitig mit dem Umladen des Integrators 1 auch die neue Bereichinformation an den Ausgang der Steuerlogik 9 gelegt wird, ist der Wert des digitalen Ausgangs-Daten-Satzes (Bereich-Multiplikationsfaktor mal Ausgangsdaten des Integrators) auch während der Bereichsumschaltung stetig.

Sinngemäss geschieht Buch die automatische Umschaltung in die höheren Bereiche (1/16 und 1/64).

Sinkt die Signalamplitude wieder, schaltet der Bereichumschalter bei einem vorgewählten Wert des skalierten Eingangsignales in den nächst tieferen, empfindlicheren Bereich. Dabei wird der mit einem Faktor 4 multiplizierte Ausgangswert des Integrators durch den "load" Befehl in den Integrator geladen, so dass wieder ein Gleichgewicht der Analogwerte erreicht wird. Zugleich ändert wieder auch der digitale Multiplikationsfaktor im Ausgangsdaten-Satz, so dass der digitale Wert wieder stetig bleibt.

Da alle Bereichumschaltungen innerhalb einer Takt-Periode geschehen, bleibt der "data-refresh" unverändert.

Die Umschaltung in einen empfindlicheren (tieferen) Signalbereich kann vorzugsweise beim Erreichen des Wertes Null erfolgen, wo auf eine Multiplikation mit dem Faktor 4 verzichtet werden kann. Dadurch kann auch die logische Schaltung wesentlich vereinfacht werden.

Fig. 2 zeigt schematisch ein Ausführungsbeispiel eines 12-Bit-Integrators mit einem mal 1/4 Multiplizierer. Der Integrator ist aufgebaut als dreistufige Kaskade von Vorwärts-Rückwärts-Zählern, z. B. 74LS169. Die Ausgänge Q₃ bis Q₁₁ werden - jeweils um 2 Bit nach unten versetzt - mit den parallelen Dateneingängen h bis l_g verbunden. Das höchstwertige Bit (MSB-Bit) bleibt unverändert und wird weiter über einen Inverter I den Dateneingängen ho und 1₁₁ zugeführt. Zur Multiplikation mit dem Faktor 1/4 werden mit einem clock-synchronen "load" Befehl die verschobenen Daten (durch 4 dividierter Zustand des Integrators) in den Zähler zurück geladen.

Während die vorstehenden Darlegungen das Ziel verfolgten, die prinzipielle Wirkungsweise der Erfindung beispielhaft zu verdeutlichen, wird nachstehend anhand eines detaillierteren Ausführungsbeispiels eine bevorzugte Ausführungsform des erfindungsgemässen Analog-Digital-Wandlers im Aufbau und Funktion erläutert.

Der in den Figuren 3 bis 5 dargestellte Analog-Digital-Wandler weist einen digitalen Integrator 1 mit 12-Bit-Ausgang auf, einen demselben nachgeschalteten Digital-Analog-Wandler 2, eine Eingangsverstärkeranordnung 3 zur Skalierung des Eingangssignals E, deren Eingang mit der Eingangsklemme IN des Analog-Digital-Wandlers verbunden ist, ein Subtrahierglied 5, welches aus dem Ausgangssignal des Eingangsverstärkers 3 und demjenigen des Digital-AnalogWandlers 2 ein Differenzsignal bildet, sowie eine Nachführschaltung 6, der das Differenzsignal zugeführt wird und welche aufgrund desselben Nachführsignale erzeugt, welche dem Integrator 1 zugeleitet werden.

Die Eingangsverstärkeranordnung 3 umfasst vier Verstärker 7a, 7b, 7c und 7d mit festen Verstärkungsfaktoren A= 1, 1/4, 1/16 bzw. 1/64. Den Verstärkern nachgeschaltet ist ein Wahlschalter 8, welcher jeweils den Ausgang eines derselben an den Ausgang des Eingangsverstärkers 3 legt. Gesteuert wird der Wahlschalter 8 von einer Steuerlogik 9, welche bei Überschreiten der oberen oder unteren Grenze des Arbeitsbereichs des Integrators 1 gegebenenfalls eine Umschaltung des Wahlschalters 8 auf den nächsten Verstärker bewirkt sowie gleichzeitig eine Veränderung des Wertes des digitalen Ausgangssignals des Integrators 1, welche einer Division desselben durch 4 unter Vernachlässigung des Rests entspricht. Die Steuerlogik 9 zeigt ausserdem den jeweils gültigen Verstärkungsfaktor an.

Die Nachführschaltung 6 (Fig. 4) enthält einen MehrfachFensterdiskriminator 10 mit einem ersten Diskriminator 11a, welcher feststellt, ob der Betrag des Differenzsignals einen ersten Grenzwert U_a überschreitet und wenn ja, welche Polarität es hat, sowie mit einem zweiten Diskriminator 7b und einem dritten Diskriminator 7c, welche das Differenzsignal daraufhin überprüfen, ob sein Betrag einen zweiten Grenzwert U_b bzw. einen dritten Grenzwert U_c überschreitet. Der erste Grenzwert Ua ist etwas grösser als die Hälfte der einem niedrigstwertigen Bit entsprechenden Spannung, d.h. der Spannung, welche am Ausgang des Digital-Analog-Wandlers 2 erscheint, wenn dem Eingang desselben nur ein niedrigstwertiges Bit zugeführt wird, der zweite Grenzwert U_b etwa 10 Mal so gross wie besagte Spannung, also etwas grösser als die Hälfte der einem Bit der Wertigkeit 2⁴ entsprechenden Spannung und der dritte Grenzwert U_c ist etwa 150 Mal so gross wie die einem niedrigstwertigen Bit entsprechende Spannung, also etwas grösser als die Hälfte der einem Bit mit Wertigkeit 2^g entsprechenden Spannung. Den Diskriminatoren 11a, b, c sind D-Flipflops 12,12a, b, c nachgeschaltet, weiche bei positiven Flanken eines von einem Taktgenerator 13 gelieferten Taktsignals die jeweiligen Ausgangssignale der Diskriminatoren 11a, b, c speichern. Flipflop 12 speichert das Polaritätssignal, Flipflops 12a, b, c die Betragssignale.

Dem Mehrfach-Fensterdiskriminator 10 nachgeschaltet ist eine Logikschaltung 14, welche bei Auftreten mehrerer positiver Betragssignale jeweils nur das dem höchsten Betrag entsprechende positive Betragssignal weiterleitet.

Der Integrator 1 - Fig. 5 zeigt eine konkrete Realisierungist als dreistufige Kaskade von setzbaren 4-Bit-Vorwärts-Rückwärts-Zählern (z. B. SN 54 LS 669) 15a, b, c ausgebildet. An den Zählrichtungseingängen der Zähler 15a, b, c liegt jeweils das von der Nachführschaltung 6 gelieferte Polaritätssignal, an den Zähleingang des ersten Zählers 15a wird das dem niedrigsten Betrag entsprechende Betragssignal, an denjenigen des zweiten Zählers 15b das dem mittleren und an denjenigen des dritten Zählers 15c das dem höchsten Betrag entsprechende Betragssignal geleitet. Positive Betragssignale bewirken also - je nach dem Wert des Polaritätssignals - Additionen von Bits der Wertigkeit 2°, 2" bzw. 2⁸ zum Ausgangssignal des Integrators 1 oder Subtraktionen von demselben, entsprechend den Beträgen Ua, U_b, Uc der Grenzwerte, mit denen das Differenzsignal in den Diskriminatoren 11a, b, c verglichen wird. Die Zähler 15a, b, c werden von den positiven Flanken des invertierten Taktsignals gesteuert.

Die Ausgänge des Integrators 1, an denen die Bits der Wertigkeiten 2^l bis 2¹⁰ erscheinen, sind jeweils mit dem Setzeingang für das Bit mit um 2 geringerem Stellenwert verbunden, der Ausgang, an dem das Bit mit Wertigkeit 2² erscheint, mit dem Setzeingang für das niedrigstwertige Bit usw. Das Bit mit der Wertigkeit 2¹¹, das auch die Polarität anzeigt - analog Null entspricht einem Ausgangssignal des Integrators 1, bei welchem das Bit der Wertigkeit 2¹¹ "1 ist und alle übrigen "0" - wird unmittelbar an den ihm selber zugeordneten Setzeingang und invertiert an die Setzeingänge für die Bits der Wertigkeiten 2⁹ und 2¹⁰ geführt. Jeder der Zähler 15a, b, c weist einen Eingang für Setzbefehle auf.

Die Steuerlogik 9 weist ein NOR-Gatter 16 auf, dem einerseits invertiert das Bit der Wertigkeit 2¹¹ und andererseits das Ausgangssignal eines ODER-Gatters 17, das die Bits der Wertigkeiten 2⁰ bis 2¹⁰ verknüpft, zugeführt wird. Während an ein erstes UND-Gatter 18a das Überlaufsignal des dritten Zählers 15c des Integrators 1 geleitet wird, gelangt das Ausgangssignal des NOR-Gatters 16 an ein zweites UND-Gatter 18b. Die Ausgänge der UND-Gatter 18a und 18b werden, durch ein ODER-Gatter 19 verknüpft, an den Zähleingang eines Vorwärts-Rückwärts-Zählers 20 geleitet, an dessen Zählrichtungseingang jeweils das Ausgangssignal des ersten UND-Gatters 18a liegt und der vom gleichen Taktsignal gesteuert wird wie die Zähler 15a, b, c des Integrators 1. Die beiden am Ausgang des Zählers liegenden digitalen Signale werden einerseits, durch ein NAND-Gatter 21 verknüpft, an das erste UND-Gatter 18a, andererseits, durch ein ODER-Gatter 22 verknüpft, an das zweite UND-Gatter 18b geführt. Ausserdem bilden sie das digitale Ausgangssignal der Steuerlogik 9, das den Eingangsverstärker 3 steuert und den jeweiligen Skalierungsfaktor desselben anzeigt.

Der Ausgang des ersten UND-Gatters 18a ist mit den Eingängen für Setzbefehle der Zähler 15a, b, c des Integrators 1 verbunden.

Im folgenden wird unter Zuhilfenahme von Fig. 6 die Funktion des Analog-Digital-Wandlers gemäss Fig. 3 bis 5 näher erläutert.

In Fig. 6 oben ist ein beispielsweiser zeitlicher Verlauf eines bei Null beginnenden Eingangssignals E dargestellt, darunter das Ausgangssignal Si des digitalen Integrators 1 in analoger Darstellung.

Als Anfangszustand sei angenommen dass die beiden bereichbestimmenden Ausgänge S₂₀¹ und 5₂₀² der Steuerlogik "0" sind und das Ausgangssignal der Schaltung zur Skalierung des Eingangssignals 3 - nun identisch mit dem Ausgangssignal des Verstärkers 7a - viel kleiner als "full-scale" des D/A-Wandlers 2 ist.

Den Änderungen des analogen Eingangssignals folgt der digitale Integrator 1, indem derselbe die von der Nachführschaltung 6 generierte Vorwärts- oder Rückwärtszählbefehle an einem von den drei Vorwärts-Rückwärts-Zählern 15a, b, c ausführt. Liegt am dritten 4-Bit Vorwärts-Rückwärts-Zähler 15c ein Vorwärtszählbefehl beim Zustand "1111" oder ein Rückwärtszählbefehl beim Zustand "0000", generiert dieser ein Überlaufsignal, welches den Nachführschritt verhindert und stattdessen eine schnelle Bereichsumschaltung initialisiert.

Das Überlaufsignal U_15c gelangt an das erste UND-Gatter 18a und wird, da das Ausgangssignal des NAND-Gatters 21 "1" ist, einerseits an den Zählrichtungseingang des Zählers 20, andererseits über das ODER-Gatter 19 an den Zähleingang des letzteren geleitet und bewirkt daher ein Vorwärtszählen desselben, dargestellt im Diagramm Δ₂₀ das erste Ausgangssignal S₂₀¹ des Zählers 20 von "0" auf "1", was erstens eine Umschaltung des Wahlschalters 8, der nun das Ausgangssignal des zweiten Verstärkers 7b an den Ausgang des Eingangsverstärkers 3 legt, bewirkt und andererseits anzeigt, dass der gültige Verstärkungsfaktor sich vom Verstärkungsfaktor des ersten Verstärkers 7a um einen Proportionalitätsfaktor F =1/4 unterscheidet. Dem Subtrahierglied 5 wird also von da an und bis auf weiteres ein um einen Faktor F = 1/4 kleineres Signal zugeführt. Zugleich wird das durch das erste UND-Gatter 18a geleitete Überlaufsignal U_15c als Setzbefehl an die entsprechenden Eingänge der Zähler 15a, b, c geleitet. Es bewirkt, dass die Bits mit den Wertigkeiten 2⁹ und 2¹⁰ ihren Zustand wechseln und die Bits mit den Wertigkeiten 2° bis 2⁸ jeweils den vorherigen Zustand des um ein Faktor 4 höherwertigeren Bits übernehmen, was einer Division des Ausgangswertes des Integrators 1 durch 4 entspricht.

Da die von der Nachführschaltung 6 veranlassten Nachführschritte nun aufgrund eines mit einem um 1/4 kleineren Faktor skalierten Signals erzeugt werden, ergibt sich gegenüber dem Eingangssignal E eine Vergrösserung der Nachführschritte um einen Faktor 4. Die Relation zwischen der Grössenordnung des Eingangssignale E und der Folgegeschwindigkeit des Ausgangssignals des Analog-Digital-Wandlers bleibt also ungefähr konstant.

Erreicht der dritte Vorwärts-Rückwärts-Zähler 15c trotz der Verkleinerung des Skalierungsfaktors um ein Faktor 4 erneut einen seiner "full-scales" (Zustände "1111" oder "0000"), so generiert dieser bei entsprechendem Zählbefehl wiederum ein Überlaufsignal U_15c, welches die nächste Bereichsumschaltung initialisiert.

Der Zähler 20 erhöht seinen Zustand um 1, an den Ausgang der Schaltung zur Skalierung des Eingangssignals 3 wird das Ausgangssignal des Verstärkers 7c gelegt und der Ausgangswert des Integrators 1 wird wiederum durch 4 dividiert. Der Proportionalitätsfaktor F beträgt nun 1/16.

Auf gleiche Weise kann noch eine weitere Umschaltung durchgeführt werden. Ist der kleinste Verstärkungsfaktor wirksam - der Proportionalitätsfaktor F gegenüber dem grössten Verstärkungsfaktor beträgt dann 1/64 - so sind beide Ausgangssignale S₂₀¹, S₂₀² des Zählers 20 "1", das NAND-Gatter 21 produziert ein "0"-Signal und das erste UND-Gatter 18a sperrt daher eventuelle weitere Überlaufsignale U_15c des dritten Zählers 15c.

Wenn das Ausgangssignal Si des Integrators 1 durch Null geht - das Bit der Wertigkeit 2¹¹ hat dann den Wert "1", die übrigen Bits den Wert "0" - so ist das Ausgangssignal S₁₆ des NOR-Gatters 16 ein "1"-Signal, das, wenn nicht bereits der grösste Verstärkungsfaktor wirksam ist und dementsprechend beide Ausgangssignale S₂₀¹, S₂₀² des Integrators 1 "0" sind und damit auch das Ausgangssignal des ODER-Gatters 22, über das zweite UND-Gatter 18b und das ODER-Gatter 19 an den Zähleingang des Zählers 20 gelangt. Da das gleichzeitig am Zählrichtungseingang liegende Signal "0" ist, erfolgt ein Rückwärtszählschritt des Zählers 20, der eine Umschaltung des Eingangsverstärkers 3 auf den jeweils nächstgrösseren Verstärkungsfaktor bewirkt. Da die Umschaltung im Nulldurchgang erfolgt, ist eine entsprechende Umstellung des Ausgangssignals S₁ des Integrators 1 nicht erforderlich.

Die Umschaltung kann - wie beim zweiten Nulldurchgang des Ausgangssignals Si des Integrators 1 dargestellt - auch unterbleiben, und zwar dann, wenn das Null entsprechende Ausgangssignal des Integrators 1 durch ein an denselben gelangendes Zählsignal höherer Wertigkeit übersprungen wird. Dieser Effekt ist jedoch durchaus erwünscht, da beim Auftreten derartiger Zählsignale ein Abnehmen der Grössenordnung der Extrema des Eingangssignals E noch nicht zu erwarten ist.