具有增强的跨导和抑制的输出共模的时钟和数据驱动器

申请号 CN201480061196.3 申请日 2014-11-05 公开(公告)号 CN105706365A 公开(公告)日 2016-06-22
申请人 高通股份有限公司; 发明人 苏文军; 尹广明; 朱全清;
摘要 提供了一种用于维持 驱动器 中的低输出共模 电压 的方法、装置和部件。一个示例装置包括:被配置成提供用于装置的差分输出的第一 差分 放大器 级;以及被配置成驱动第一 差分放大器 级的第二差分放大器级,第二差分放大器级包括成对的预驱动放大器、成对的n级 电路 以及输入偏斜求平均电路,其中成对的n级单元中的每个n级单元被拆分成两个半 块 。输入偏斜求平均电路被配置成通过使用互补数字输入驱动这些块以对成对的n级电路的栅极到源极电压中的偏斜求平均来抑制输出共模电压。对于某些方面,可以添加两个前馈电容器以增强第一差分放大器级的主晶体管的跨导和操作速度。
权利要求

1.一种用于提供低输出共模电压的装置,所述装置包括:
第一差分放大器级,被配置成提供用于所述装置的差分输出;以及
第二差分放大器级,被配置成驱动所述第一差分放大器级,所述第二差分放大器级包括成对的预驱动放大器、成对的n级电路和输入偏斜求平均电路,其中所述成对的n级电路中的每个n级电路被拆分成两个半并且其中所述输入偏斜求平均电路被配置成通过使用互补数字输入驱动所述两个半块以对所述成对的n级电路中的偏斜求平均来抑制所述输出共模电压。
2.根据权利要求1所述的装置,其中所述成对的n级电路中的每个n级电路包括:
输入晶体管配置;以及
基于反相器逻辑,被配置成驱动所述输入晶体管配置。
3.根据权利要求2所述的装置,其中所述输入偏斜求平均电路包括:
成对的互补晶体管配置,每个被配置成与所述成对的n级电路中的所述输入晶体管配置中的一个输入晶体管配置镜像;以及
成对的基于反相器的逻辑门,被配置成生成用于所述成对的互补晶体管配置的互补输入以对所述输入晶体管配置的栅极到源极电压中的偏斜求平均。
4.根据权利要求2所述的装置,其中所述输入晶体管配置包括PMOS晶体管和NMOS晶体管。
5.根据权利要求4所述的装置,其中所述输入晶体管配置中的所述PMOS晶体管的尺寸被配置成与所述NMOS晶体管的尺寸相比相对较小。
6.根据权利要求1所述的装置,还包括:
跨导增强电路,配置有成对的电容器以加速所述第一差分放大器级的开关转换。
7.根据权利要求1所述的装置,其中所述第一差分放大器级包括被配置为共栅放大器的成对的主驱动晶体管,并且其中所述第二差分放大器级包括被配置为与所述共栅放大器共源共栅的共源放大器的成对的输入晶体管。
8.根据权利要求7所述的装置,还包括:
电流吸收电路,被配置成从所述第一差分放大器级吸收泄露电流以防止所述第一差分放大器级中的所述成对的主驱动晶体管完全关断至截止模式。
9.根据权利要求8所述的装置,其中所述电流吸收电路包括成对的NMOS晶体管,其中所述NMOS晶体管的栅极耦合到所述成对的预驱动放大器的输出,其中所述NMOS晶体管的漏极耦合到所述共栅放大器的差分输入,并且其中所述NMOS晶体管的源极耦合到电接地。
10.根据权利要求7所述的装置,还包括:
成对的偏置晶体管,被配置成在共源共栅配置中吸收偏置电流源并且向所述共栅放大器中的所述成对的主驱动晶体管的共栅节点提供偏置电压。
11.根据权利要求7所述的装置,还包括:
耦合到所述成对的主驱动晶体管的栅极和所述成对的输入晶体管的栅极的成对的电容器。
12.根据权利要求7所述的装置,还包括:
耦合到所述成对的主驱动晶体管的栅极和所述两个半块的输入的成对的电容器。
13.根据权利要求1所述的装置,其中所述成对的预驱动放大器中的每个预驱动放大器包括被配置成控制所述成对的n级电路中的每个n级电路的栅极到源极电压的上升沿和下降沿的可编程的基于反相器的逻辑器件。
14.根据权利要求13所述的装置,其中所述可编程的基于反相器的逻辑器件包括:
PMOS晶体管;以及
多个并联的NMOS晶体管,每个NMOS晶体管耦合到开关以允许每个NMOS晶体管被可编程地接通。
15.一种用于抑制驱动器中的输出共模电压的方法,所述方法包括:
使用包括成对的预驱动放大器、成对的n级电路和输入偏斜求平均电路的第二差分放大器级来驱动第一差分放大器级,其中所述成对的n级电路中的每个n级电路被拆分成两个半块;以及
执行输入偏斜求平均,以通过使用互补数字输入驱动所述两个半块以对所述成对的n级电路的栅极到源极电压中的第一偏斜求平均来抑制所述输出共模电压。
16.根据权利要求15所述的方法,其中执行输入偏斜求平均还包括:
组合镜像晶体管的输出与所述成对的n级电路的输出以去除或减小所述第一偏斜,所述镜像晶体管与所述成对的n级电路中的晶体管镜像,其中所述镜像晶体管具有带有第二偏斜的栅极到源极电压,所述第二偏斜与所述第一偏斜的极性相反。
17.根据权利要求15所述的方法,还包括:
使用耦合在所述第一差分放大器级与所述成对的n级电路之间的电容器来加速所述第一差分放大器级的开关晶体管。
18.根据权利要求15所述的方法,还包括:
从所述第一差分放大器级吸收泄露电流以防止所述第一差分放大器级中的主驱动晶体管完全关断。
19.一种用于抑制驱动器中的输出共模电压的装置,包括:
用于驱动差分放大器级的部件,其中所述用于驱动的部件包括预驱动放大器和成对的n级电路,其中所述成对的n级电路中的每个n级电路被拆分成两个半块;以及用于执行输入偏斜求平均、以通过使用互补数字输入驱动所述两个半块以对所述成对的n级电路的栅极到源极电压中的第一偏斜求平均来抑制输出共模电压的部件。
20.根据权利要求19所述的装置,其中所述用于执行输入偏斜求平均的部件还包括:
用于组合镜像晶体管的输出与所述成对的n级电路的输出以去除或减小所述第一偏斜的部件,所述镜像晶体管与所述成对的n级电路中的晶体管镜像,其中所述镜像晶体管具有带有第二偏斜的栅极到源极电压,所述第二偏斜与所述第一偏斜的极性相反。
21.根据权利要求19所述的装置,还包括;
用于加速耦合在所述差分放大器级与所述成对的n级电路之间的所述差分放大器级的开关转换的部件。
22.根据权利要求19所述的装置,还包括:
用于从所述差分放大器级吸收泄露电流以防止所述差分放大器级中的主驱动晶体管完全关断的部件。

说明书全文

具有增强的跨导和抑制的输出共模的时钟和数据驱动器

[0001] 相关申请的交叉引用
[0002] 本申请要求于2013年11月7日提交的国际专利申请第PCT/CN2013/086674号的优先权,该申请通过整体引用合并于此。

技术领域

[0003] 本发明涉及时钟和数据驱动器,并且更特别地涉及被配置成提供低输出共模电压和增强的跨导(gm)和速度的驱动器。

背景技术

[0004] 在高速数据通信系统中,通常期望能够使用具有小的共模变化的紧凑型MOSFET来递送数据和时钟信号。紧凑型MOSFET提供良好的阻抗匹配,而大型MOSFET通常由于大的寄生成分而贡献不期望的低的非线性电阻。另外,由于高的输出共模变化引起不同沟道之间的强的耦合和干扰并且降低整个系统性能,所以希望能够维持小的输出共模变化。
[0005] 图1A示出了具有电感器L1和L2的传统的时钟和数据驱动器100的一个示例,其在扩展驱动器带宽时扮演主要色。图1B示出了具有提供高的带宽但是具有小的净空的共源共栅结构的传统的时钟和数据驱动器110的另一示例。由于繁重的片外加载(对于单端情况而言通常为50欧姆(Ω)或者对于差分情况而言通常为100Ω),晶体管M1和M2的尺寸可以最有可能足够大以便向负载递送足够的信号功率。然而,大尺寸的MOSFET也伴随着小的非线性电阻(RDS)并且在高频处可以甚至小于负载电阻,这将使得难以匹配输出负载。另外,输出共模电压(图1A和图1B中的0.5*(Voutp+Voutn))通常由于晶体管之间的非匹配以及尾电流Ibias的非理想化而很高。

发明内容

[0006] 本发明的实施例包括用于提供具有低的输出共模的高速驱动器的装置、方法和部件。
[0007] 在一个实施例中,公开了一种用于提供低输出共模电压的装置。装置包括被配置成提供用于装置的差分输出的第一差分放大器级;以及被配置成驱动第一差分放大器级的第二差分放大器级,第二差分放大器级包括成对的预驱动放大器、成对的n级电路和输入偏斜求平均电路,其中成对的n级电路中的每个n级电路被拆分成两个半。输入偏斜求平均电路被配置成通过使用互补数字输入驱动两个半块以对成对的n级电路中的偏斜求平均来抑制输出共模电压。
[0008] 对于一些实施例,成对的n级电路中的每个n级电路包括输入晶体管配置以及被配置成驱动输入晶体管配置的基于反相器逻辑。输入偏斜求平均电路可以包括:成对的互补晶体管配置,每个被配置成与成对的n级电路中的输入晶体管配置中的一个输入晶体管配置镜像;以及成对的基于反相器的逻辑门,被配置成生成用于成对的互补晶体管配置的互补输入以对输入晶体管配置的栅极到源极电压中的偏斜求平均。输入晶体管配置可以包括PMOS晶体管和NMOS晶体管。在这种情况下,输入晶体管配置中的PMOS晶体管的尺寸可以被配置成与NMOS晶体管的尺寸相比相对较小。
[0009] 对于一些实施例,装置还可以包括配置有成对的电容器以加速第一差分放大器级的开关转换的跨导增强电路。
[0010] 对于一些实施例,第一差分放大器级包括被配置为共栅放大器的成对的主驱动晶体管,并且其中第二差分放大器级包括被配置为与共栅放大器共源共栅的共源放大器的成对的输入晶体管。在这种情况下,装置还可以包括被配置成从第一差分放大器级吸收小泄露电流以防止第一差分放大器级中的成对的主驱动晶体管完全关断至截止模式的电流吸收电路。在一些实施例中,电流吸收电路包括成对的NMOS晶体管,其中NMOS晶体管的栅极耦合到成对的预驱动放大器的输出,其中NMOS晶体管的漏极耦合到共栅放大器的差分输入,并且其中NMOS晶体管的源极耦合到电接地。装置还可以包括被配置成在共源共栅配置中吸收偏置电流源并且向共栅放大器中的成对的主驱动晶体管的共栅节点提供偏置电压的成对的偏置晶体管。对于一些实施例,装置还可以包括耦合到成对的主驱动晶体管的栅极和成对的输入晶体管的栅极的成对的电容器。备选地或者另外地,装置还可以包括耦合到成对的主驱动晶体管的栅极和两个半块的输入的成对的电容器。
[0011] 对于一些实施例,成对的预驱动放大器中的每个预驱动放大器包括被配置成控制成对的n级电路中的每个n级电路的栅极到源极电压的上升沿和下降沿的可编程的基于反相器的逻辑器件。在这种情况下,可编程的基于反相器的逻辑器件可以包括:PMOS晶体管;以及多个并联的NMOS晶体管,每个NMOS晶体管耦合到开关以允许每个NMOS晶体管被可编程地接通。
[0012] 在另一实施例中,公开了一种用于抑制驱动器中的输出共模电压的方法。方法总体上包括:使用包括成对的预驱动放大器、成对的n级电路和输入偏斜求平均电路的第二差分放大器级来驱动第一差分放大器级,其中成对的n级电路中的每个n级电路被拆分成两个半块;以及执行输入偏斜求平均,以通过使用互补数字输入驱动两个半块以对成对的n级电路的栅极到源极电压中的第一偏斜求平均来抑制输出共模电压。
[0013] 在另一实施例中,公开了一种用于抑制驱动器中的输出共模电压的装置。装置总体上包括:用于驱动差分放大器级的部件,其中用于驱动的部件包括预驱动放大器和成对的n级电路,其中成对的n级电路中的每个n级电路被拆分成两个半块;以及用于执行输入偏斜求平均、以通过使用互补数字输入驱动两个半块以对成对的n级电路的栅极到源极电压中的第一偏斜求平均来抑制输出共模电压的部件。
[0014] 本发明的其他特征和优点根据通过示例说明本发明的各个方面的本描述应当很清楚。附图说明
[0015] 本发明的与其结构和操作二者相关的细节可以通过研究附图来被部分收集,在附图中,相似的附图标记指代相似的部分,并且在附图中:
[0016] 图1A是具有两个电感器的传统的示例时钟和数据驱动器的示意图;
[0017] 图1B是具有共源共栅结构的传统的示例时钟和数据驱动器的示意图;
[0018] 图2是根据本发明的一个实施例的被配置成提供低输出共模电压以及增强的跨导和速度的驱动器(例如时钟或数据驱动器)的框图
[0019] 图3A是根据本发明的一个实施例的示出了图2的n级电路222A的示例实施方式的示意图;
[0020] 图3B是根据本发明的一个实施例的示出了图2的n级电路222B的示例实施方式的示意图;
[0021] 图4是根据本发明的一个实施例的示出了输入偏斜求平均电路的示例实施方式的示意图;
[0022] 图5是根据本发明的一个实施例的图示输入偏斜求平均或消除过程的示例时序图;
[0023] 图6是图示结合图2至5部分描绘的示例驱动器的示意图;
[0024] 图7是根据本发明的一个实施例的图示与通过前馈电容器C1和C2的插入生成的预失真/预加重相关联的节点瞬态电压波形的示例时序图;
[0025] 图8是根据本发明的一个实施例的图示被配置为具有PMOS晶体管以及多个可编程NMOS晶体管的多晶体管反相器的示例预驱动放大器的示意图;以及
[0026] 图9是根据本发明的一个实施例的用于抑制驱动器中的输出共模电压的示例操作的流程图

具体实施方式

[0027] 如以上所描述的,传统的时钟和数据驱动器通常被设计成足够大以便向负载递送足够的信号功率。然而,大尺寸的MOSFET也伴随着在高频处可能甚至小于负载电阻的小的非线性电阻(RDS),这将使得难以匹配输出负载。通过向共栅偏置节点前馈少量输入,可以实现等效的跨导升压电路,并且因此相对小型化的晶体管可以足以提供期望的输出功率。传统时钟和数据驱动器的缺点还包括由于晶体管之间的失配以及尾电流的非理想化而导致的相对较高的输出共模电压。另外,输入之间的任何波形偏斜以及上升沿/下降沿失配将放大输出共模电压。经验表明,输出共模电压在10Gbps输入信号以及小至0.1ps偏斜的情况下几乎加倍。
[0028] 本文中所描述的某些实施例提供被配置成提供相对较低的输出共模电压以及增强的跨导(gm)和速度的驱动器。在阅读本描述之后,如何在各种实施方式和应用中实现本发明将变得很清楚。虽然本文中将描述本发明的各种实施方式,然而应当理解,这些实施方式仅通过示例而非限制来呈现。这样,各种实施方式的这一详细描述不应当被理解为限制本发明的范围或宽度。
[0029] 图2是被配置成提供低输出共模电压以及增强的跨导和速度的驱动器200(例如时钟或数据驱动器)的框图。驱动器200使用至少包括预驱动级230和主驱动级210的差分放大器配置。预驱动级230包括成对的放大器A和A';成对的n级电路222A、222B;以及输入偏斜求平均电路220,其通过将成对的n级电路222A、222B中的每个n级电路拆分成被形成为输入偏斜求平均电路220的两个半块来提供低输出共模电压。成对的n级电路222A、222B中的每个n级电路使用互补数字输入来驱动以对成对的n级电路222A、222B的栅极到源极电压中的偏斜求平均或将其消除。对于一些实施例,可以由电流吸收电路240向主驱动级210中的晶体管提供小的电流(例如值通常为几μA)以防止主驱动晶体管完全关断,从而防止晶体管启动时的滞后以及提供速度增强。预驱动级230中的放大器A和A'可以被编程为控制上升沿/下降沿并且还提供低输出共模电压。跨导增强电路250可选地可以由向主驱动级210中的晶体管的栅极前馈预驱动级230中的数字边沿转换的成对的电容器(例如图6中的C1和C2)来提供。
[0030] 图3A和图3B是根据本发明的实施例的分别示出n级电路222A和n级电路222B的示例实施方式的示意图。n级电路222A包括基于反相器的逻辑门300,其可以驱动两晶体管反相器配置M1、MP1。n级电路222B包括基于反相器的逻辑门302,其可以驱动两晶体管反相器配置M2、MP2。在一个实施例中,M1和M2为NMOS晶体管,而MP1和MP2为PMOS晶体管。由于主驱动级210的晶体管M11/M22中的电流(参见图6)在NMOS晶体管(即图3A和图3B中所示的M1/M2以及图4所示的M1C/M2C)中重新使用,所以可以将PMOS晶体管的尺寸设计成与NMOS晶体管相比相对较小。例如,NMOS M1和M2的宽度沟道长度比可以被设置为100,而针对对应PMOS MP1和MP2的同一比率可以为大约2。这种情况下PMOS晶体管的角色是对主晶体管M11/M22的源极端子快速充电,并且进而加速输出的低到高转换(outn/outp)。然而,对于多数应用而言这不是必需的,因为输出已经通过电阻器R1和R2(参见图6)被预充电至正的电源电压(Vdd)并且可以进行足够快的转换。在另一实施例中,PMOS晶体管MP1和MP2是可选的并且因此被删除。备选地,在其中期望比高到低转换更快的低到高转换的一些应用中,PMOS晶体管是满足这一目标的合适的器件。
[0031] 如以上所指出的,成对的n级电路222A、222B被拆分成被形成为输入偏斜求平均电路220的两个同样的半块。图4是根据本发明的一个实施例的示出了输入偏斜求平均电路220的详细示意图。输入偏斜求平均电路220包括基于反相器的逻辑门400,基于反相器的逻辑门400的输出驱动两晶体管反相器配置M2C、MP2C的共栅输入。基于反相器的逻辑门400与逻辑门300镜像,并且两晶体管反相器配置M2C、MP2C与图3A所示的两晶体管反相器配置M1、MP1镜像。输入偏斜求平均电路220还包括基于反相器的逻辑门402,基于反相器的逻辑门
402的输出驱动两晶体管反相器配置M1C、MP1C的共栅输入。基于反相器的逻辑门402与逻辑门302镜像,并且两晶体管反相器配置M1C、MP1C与图3B所示的两晶体管反相器配置M2、MP2镜像。这些镜像的配置的输出被组合。在一个实施例中,PMOS晶体管MP1C和MP2C是可选的并且因此被删除。通过将n级电路222A、222B拆分成被形成为图4所示的输入偏斜求平均电路
220的两个同样的半块,通过互补数字输入来驱动n级电路222A、222B以对n级电路222A、
222B的栅极到源极电压中的偏斜求平均或者将其去除。
[0032] 图5示出了根据本发明的一个实施例的图示输入偏斜求平均或消除过程的示例时序图500。在图5中,上部差分信号对520示出了差分输出级晶体管M1和M2的栅极到源极电压(Vgs)。在所图示的实施例中,到M1和M2的栅极的输入信号包括偏斜(晶体管M1和M2之间的失配使得偏斜变差)并且在此引起波形偏斜510,波形偏斜510可能导致高的输出共模电压。通过提供互补数字输入以使用镜像晶体管M1C和M2C驱动n级电路222A、222B,可以对波形偏斜510求平均或者将其基本上消除。中间差分信号对530示出了晶体管M1C和M2C的栅极到源极电压,其包括相同的波形偏斜但是具有相反的极性。当在M1/M2C和M2/M1C的漏极(或者主驱动晶体管M11、M22的源极)处重新组合两个半部分(即M1/M2C和M2/M1C)之后,基本上消除了波形偏斜510(参见差分输出信号对中的波形交叉540)。实验表明,输出共模电压在10Gbps输入信号以及小至0.1ps偏斜的情况下几乎加倍。
[0033] 图6是示例驱动器600的示意图,其在以上结合图2-5部分描述。晶体管M1和M2(以及晶体管M2C和M1C)形成共源差分放大器(在此为跨导放大器),其是到共源共栅差分放大器的输入级。这一输入级被配置成驱动共栅差分放大器(由晶体管M11和M22形成),其是用作驱动器的共源共栅差分放大器的输出级。
[0034] 在图6的图示实施例中,驱动器600的差分输入(即预驱动级230的输入)是数字逻辑信号,并且因此不需要电流模式逻辑(CML)电平移位块并且已经从预驱动级230将其去除。由于晶体管M1/M2/M1C/M2C可以在线性区域工作,所以可以放松净空限制。另外,如果没有净空限制(通常在高的Vdd的情况下),则可以减小晶体管M1/M2/M1C/M2C的尺寸直到其Vds足够高以确保全部晶体管在饱和区域。这将驱动器输出阻抗(观察M11/M22的漏极)从大约几十Ω增加至几百Ω并且因此使得输出阻抗匹配更容易。另外,预驱动级230中的预驱动放大器A1到A3以及AC1到AC3可以使用基于反相器的逻辑门(例如CMOS反相器)来实现。
[0035] 图6还示出了主驱动晶体管M11和M22,其大的尺寸可以通过关于晶体管M11和M22的源极施加在高速转换时段期间经由前馈电容器C1和C2二者向其栅极施加的相反极性信号的小部分来在前馈电容器C1和C2(通常非常小并且对于10Gbps应用小于20fF)的帮助下来减小。通过添加C1和C2,在信号转换期间晶体管M11/M22的实时栅极到源极电压(Vgs)被升压。这不仅加速了M11/M22开关转换,还有助于在转换期间向输出负载引导更多电流。因此,M11和M22针对相同的输出信号都可以被实现为具有小的尺寸。由于C1和C2都很小,所以可以忽略对A3和AC3的加载影响。
[0036] 另外,前馈电容器C1和C2的添加提供改善驱动器600中的放大器的线性化这一附加益处,这是因为其产生预失真(无线情况)或者预加重(有线情况),这改变了信号的幅度频率特性,从而降低了沟道的负面影响(对于无线而言空气并且对于有线而言PCB迹线)。高频信号成分被加重以补偿沟道的高频损失并且因此针对所传输的频谱产生更相等的调制指数,并且因此针对整个频率范围产生更好的信噪比(SNR)。电容器C1和C2中的一个或两个的值可以通过开关电容器来变化以提供期望的可编程加重。在一个实施例中,值可以在10到20fF之间变化。
[0037] 图7是图示与由前馈电容器C1和C2的插入生成的预失真/预加重相关联的节点瞬态电压波形的示例时序图700。时序图710和720分别示出了晶体管M1和M2的栅极处的瞬态电压波形,而时序图730和740分别示出了晶体管M1和M2的漏极处的瞬态电压波形。栅极与漏极之间的瞬态电压波形的相反极性表明,晶体管M1和M2用作反相器。因此,没有前馈电容器C2的主晶体管M11的栅极到源极电压(Vgs)(其中M11的栅极连接至M1的栅极并且M11的源极连接至M1的漏极)将具有如点划线时序图760所示的瞬态电压波形。然而,在用作高通滤波器的前馈电容器C2连接在晶体管M1和M11的栅极之间的情况下,晶体管M11的栅极处的瞬态电压波形在时序图750中用针对时序图710中所示的晶体管M1的栅极的波形的转换处的毛刺示出。时序图770示出了在晶体管处具有升压的主晶体管M11的栅极到源极电压(Vgs)。因此,前馈电容器的插入可以用于实现包括预加重和后加重的加重效果。这一升压不仅加速主晶体管M11的开关转换(针对M22相同的升压由C1提供),还有助于在转换期间向输出负载引导更多电流。因此与图1A和图1B所示的传统的驱动器相比,M11和M22二者可以被实现为针对相同的输出信号具有减小的尺寸。
[0038] 再次参考图2,指出的是,预驱动级230中的放大器A和A'可以被编程为控制上升沿/下降沿并且还提供低输出共模电压。在图6的上下文中,放大器A和A'包括预驱动放大器A1、A2、A3、AC1、AC2和AC3。对于电阻负载,输出共模电压的最小化条件为差分输出交叉点在同样的上升沿和下降沿中间。为了满足这一最小化条件,预驱动放大器可以被配置为能够控制上升沿和下降沿的可编程放大器。
[0039] 例如,在图8所示的一个实施例中,预驱动放大器被配置为多晶体管反相器800,多晶体管反相器800具有PMOS晶体管以及可以被接通(具有开关“a”到“e”并且假定开关“a”首先接通并且在开关“b”接通时保持接通,等等)以控制上升沿/下降沿的多个并联的NMOS晶体管。插图810示出了根据通过开关“a”到“e”来接通的NMOS晶体管的添加的下降沿变化的一个示例。在另一实施例中,可以通过改变预驱动放大器的电源电压Vddp来调节上升沿/下降沿。例如,可以将Vddp调节为0.9V而非1.0V。原理与匹配上升沿/下降沿相同,因为变化的Vddp产生上升沿/下降沿变化。
[0040] 再次参考图6,MOSFET Mk1和Mk2(图2中的电流吸收电路240)被添加作为小电流吸收装置以确保主开关晶体管M11、M22在开关转换期间在非零电流下操作。也就是说,由小的NMOS晶体管Mk1和Mk2吸收的小的泄漏电流防止主驱动晶体管完全关断以变为截止模式。换言之,晶体管Mk1和Mk2被设置以针对通过晶体管M11和M22形成的共栅放大器维持高速转换。备选地,Mk1和Mk2被配置为小的DC电流吸收装置,但是具有附加偏置电路装置。
[0041] 在图6中,主驱动级210还包括共源共栅配置的晶体管Mb1和Mb2以向晶体管M11和M22的栅极提供良好限定的偏置电流。在一个实施例中,为了提供这一良好限定的偏置电流,晶体管Mb1与M11之间的尺寸比率应当等于晶体管Mb2与M1+M2C之间的比率,而晶体管Mb1与M22之间的尺寸比率应当等于晶体管Mb2与M2+M1C之间的比率。
[0042] 图9是根据本发明的一个实施例的用于抑制输出共模电压的示例操作900的流程图。操作900可以在902处通过使用第二差分放大器级驱动第一差分放大器级的共栅输入来开始。第二差分放大器级包括预驱动放大器、成对的n级电路以及输入偏斜求平均电路,并且成对的n级电路中的每个n级电路(即每个n级电路)被拆分成两个半块。
[0043] 在904,执行输入偏斜求平均以通过使用互补数字输入驱动两个半块以对成对的n级电路的栅极到源极电压中的第一偏斜求平均来抑制输出共模电压。对于一些实施例,在904处执行输入偏斜求平均还可以涉及组合镜像晶体管的输出(这些镜像晶体管与成对的n级电路中的晶体管镜像)与成对的n级电路的输出,以去除(或者至少减小)第一偏斜。镜像晶体管可以具有带有极性与第一偏斜相反的第二偏斜的栅极到源极电压。
[0044] 对于一些实施例,操作900还可以包括使用耦合在第一差分放大器级与成对的n级电路之间的电容器来加速第一差分放大器级的开关转换。
[0045] 对于一些实施例,操作900还可以包括从第一差分放大器级吸收小的泄露电流(或者向第一差分放大器级提供小的泄露电流),以防止第一差分放大器级中的主驱动晶体管完全关断。
[0046] 虽然以上针对特定实施例描述了本发明的实施例,然而本发明的很多变化是可能的。另外,各种实施例的特征可以用不同于以上描述的组合的方式来组合。另外,为了清楚和简要的描述,简化了系统和方法的很多描述。很多描述使用特定标准的术语和结构。然而,所公开的系统和方法能够更广泛地可用。
[0047] 本领域技术人员应当理解,结合本文中所公开的实施例描述的各种说明性逻辑框、模块、单元和算法步骤通常可以实现为电子硬件、计算机软件或者这二者的组合。为了清楚地说明硬件和软件的这一可互换性,以上通常在其功能性方面来描述各种说明性部件、块、模块和步骤。这样的功能实现为硬件还是软件取决于对整个系统强加的特定约束。技术人员能够针对每个特定系统用各种方式来实现所描述的功能,但是这样的实施方式不应当被解释为引起偏离本发明的范围。另外,单元、模块、块或步骤内的功能的分组是为了方面描述。可以从一个单元、模块、或块移动具体的功能或步骤而没有偏离本发明。
[0048] 结合本文中所公开的实施例描述的各种说明性逻辑框、单元、步骤、部件和模块可以使用处理器来实现或执行,处理器诸如通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件部件或者其被设计成执行本文中所描述的功能的任意组合。通用处理器可以是微处理器,但是在备选方案中,处理器可以是任何处理器、控制器微控制器或状态机。处理器也可以实现为计算设备的组合,例如DSP和微处理器的组合、多个微处理器的组合、一个或多个微处理器结合DSP核的组合、或者任何其他这样的配置。
[0049] 结合本文中所公开的实施例描述的块或模块的方法和过程的步骤可以直接用硬件、用由处理器执行的软件模块、或者用这二者的组合来实施。软件模块可以驻留在RAM存储器、闪存存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移除盘、CD-ROM或者其他形式的存储介质中的任何存储介质中。示例性存储介质可以耦合到处理器使得处理器能够从存储介质读取信息以及向存储介质写入信息。在备选方案中,存储介质可以集成到处理器。处理器和存储介质可以驻留在ASIC中。另外地,被描述为耦合的器件、块或模块可以经由中间器件、块或模块耦合。类似地,当存在耦合第一器件和第二器件的中间器件时并且当第一器件不知道数据的终极目的地时,第一器件可以被描述为向第二器件传输数据(或者从第二器件接收数据)。
[0050] 提供所公开的实施例的以上描述以使得本领域技术人员能够做出或使用本发明。本领域技术人员将很容易地清楚对这些实施例的各种修改,并且本文中所描述的一般原理可以适用于其他实施例而没有偏离本发明的精神或范围。因此,应当理解,本文中所呈现的描述和附图表示本发明的当前优选的实施例,并且因此代表本发明广泛预期的主题。还应当理解,本发明的范围完全涵盖对于本领域技术人员变得显而易见的其他实施例,并且本发明的范围相应地仅受所附权利要求的限制。
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