1.一种输出电路，包括：
第一晶体管，包括栅极、源极和漏极，其中所述第一晶体管的栅极被供以两个输入信号的其中一个；
第二晶体管，包括栅极、源极和漏极，其中所述第二晶体管的栅极被供以所述两个输入信号中的另外一个；
第三晶体管，包括耦接到所述第一晶体管的漏极的漏极、耦接到所述第二晶体管的漏极的栅极、以及源极；
第四晶体管，包括耦接到所述第一晶体管的漏极的栅极、耦接到所述第二晶体管的漏极的漏极、以及源极；
第一恒流单元，被耦接到所述第三晶体管的源极和所述第四晶体管的源极；
差分对，包括两个晶体管，所述差分对的两个晶体管各自包括栅极、源极和漏极，其中所述差分对的两个晶体管的其中一个晶体管的栅极耦接到所述第一晶体管的漏极，所述差分对的两个晶体管中的另外一个晶体管的栅极耦接到所述第二晶体管的漏极；以及第二恒流单元，被耦接到所述差分对的两个晶体管的源极，
其中两个输出信号从分别与所述差分对的两个晶体管的漏极相对应的两个节点输出。
2.根据权利要求1的输出电路，其中：
所述差分对的两个晶体管的每个晶体管的阈值电压等于所述第三晶体管和所述第四晶体管的每个晶体管的阈值电压；以及
所述差分对的两个晶体管的每个晶体管的源极电压等于所述第三晶体管和所述第四晶体管的每个晶体管的源极电压。
3.根据权利要求1的输出电路，其中：
所述第一恒流单元包括耦接在被供以第一电压的第一配线与所述第三晶体管和所述第四晶体管的源极之间的第一恒流晶体管，所述第一恒流晶体管包括被供以第一偏置电压的栅极；
所述第二恒流单元包括耦接在所述第一配线与所述差分对的两个晶体管的源极之间的第二恒流晶体管，所述第二恒流晶体管包括被供以所述第一偏置电压的栅极；以及所述第一恒流晶体管和所述第二恒流晶体管按相互类似的形状被形成。
4.根据权利要求1的输出电路，其中：
所述第一恒流单元包括耦接在被供以第一电压的第一配线与所述第三晶体管和所述第四晶体管的源极之间的第一恒流晶体管，所述第一恒流晶体管包括被供以第一偏置电压的栅极；以及
所述第二恒流单元包括耦接在所述第一配线与所述差分对的两个晶体管的源极之间的第二恒流晶体管，所述第二恒流晶体管包括被供以第二偏置电压的栅极；
所述输出电路还包括偏置电压控制单元，所述偏置电压控制单元产生所述第一偏置电压以使得所述第三晶体管和所述第四晶体管的每个的源极电压变为等于基于所述第二偏置电压产生的基准电压。
5.根据权利要求1的输出电路，其中：
所述第三晶体管、所述第四晶体管以及所述第一恒流单元的每个是一个晶体管或者是相互并联耦接的多个晶体管中的一个晶体管；
所述第二恒流单元以及所述差分对的两个晶体管的每个是相互并联耦接的多个晶体管中的一个晶体管；以及
所述第四晶体管的数量与所述差分对的两个晶体管的其中一个晶体管的数量之比、所述第三晶体管的数量与所述差分对的两个晶体管中的另外一个晶体管的数量之比以及所述第一恒流单元的数量与所述第二恒流单元的数量之比彼此相等。
6.根据权利要求1的输出电路，还包括：
第一二极管，与所述第一晶体管并联耦接；以及
第二二极管，与所述第二晶体管并联耦接。
7.根据权利要求6的输出电路，还包括：
第一开关，与所述第一二极管串联耦接；以及
第二开关，与所述第二二极管串联耦接。
8.根据权利要求1至7中任一项的输出电路，还包括：
第六晶体管，与所述第三晶体管并联耦接；
第七晶体管，与所述第四晶体管并联耦接；以及
信号产生电路，产生控制信号以在所述两个输入信号都处于第一电平时去激活所述第六晶体管和所述第七晶体管。
9.一种输出电路，包括：
输入单元，其根据两个输入信号产生两个内部信号；以及
差分单元，其根据所述两个内部信号产生两个输出信号，其中
所述差分单元包括：
分别被供以所述两个内部信号的晶体管对，所述晶体管各自包括源极，所述晶体管的源极被相互耦接；以及
耦接到所述晶体管的源极的恒流单元，以及
所述输入单元包括被交叉耦接且分别被供以所述两个输入信号的反相器对，其中所述输入单元基于所述晶体管的源极电压以及所述晶体管的阈值电压延迟所述两个内部信号。