正確なサンプルラッチオフセット補償スキーム

関連出願の相互参照

[0001]本願は、2015年8月4日に米国特許商標庁に出願された特許出願第14/818,091号の優先権および利益を主張し、そのコンテンツ全体が参照によって本明細書に組み込まれている。

[0002]本開示の態様は、概して、ラッチに関し、より具体的には、ラッチのためのオフセット補償(offset compensation)に関する。

[0003]ラッチは、サンプリングクロック信号にしたがってデータ信号をサンプリングし、各データサンプルをデータビットへと変換するために、受信機において使用され得る。ラッチは、例えば、ラッチにおけるコンポーネントのミスマッチによる、オフセット電圧を有し得る。オフセット電圧は、受信機のパフォーマンスにマイナスに影響を与えることもある(例えば、受信機においてデータアイが閉じること(closure of the data eye)を引き起こす)。したがって、受信機のパフォーマンスを改善するために、ラッチにおけるオフセット電圧を打ち消す(cancel out)ことが望ましい。

[0004]以下に、1つまたは複数の実施形態の基本的な理解を提供するために、そのような実施形態の簡略化された概要を提示する。この概要は、企図されるすべての実施形態の広範な概観ではなく、また、すべての実施形態の主要または重要な要素を特定することも、任意またはすべての実施形態の範囲を定めることも意図されていない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、簡略化された形式で1つまたは複数の実施形態のいくつかの概念を提示することである。

[0005]ある態様によると、ある受信機が本明細書において説明される。受信機は、サンプリングクロック信号にしたがってデータ信号をサンプリングするように構成されたラッチと、複数のオフセット補償セグメントと、を備え、セグメントの各々はラッチの内部ノードに結合されている。セグメントの各々は、補償トランジスタと、補償トランジスタと直列に結合されたステップ調整トランジスタと、を備える。受信機は、さらに、ラッチのオフセット電圧を低減するために補償トランジスタのうちの1つまたは複数を選択的にオンにするように構成されたオフセット制御器と、ステップ調整トランジスタのうちの1つまたは複数の各々のゲートにバイアス電圧を印加するように構成されたバイアス回路と、を備える。

[0006]第2の態様は、オフセット電圧補償のための方法に関する。方法は、1つまたは複数の補償トランジスタをオンにすることを備え、1つまたは複数の補償トランジスタの各々は、ラッチのオフセット電圧を低減するためのオフセット補償電流を供給する。方法は、また、1つまたは複数のステップ調整トランジスタの各々のゲートにバイアス電圧を印加することを備え、1つまたは複数のステップ調整トランジスタの各々は、1つまたは複数の補償トランジスタのそれぞれ1つと直列に結合されている。

[0007]第3の態様は、オフセット電圧補償のための装置に関する。装置は、1つまたは複数の補償トランジスタをオンにするための手段を備え、1つまたは複数の補償トランジスタの各々は、ラッチのオフセット電圧を低減するためのオフセット補償電流を供給する。装置は、また、1つまたは複数のステップ調整トランジスタの各々のゲートにバイアス電圧を印加するための手段を備え、1つまたは複数のステップ調整トランジスタの各々は、1つまたは複数の補償トランジスタのそれぞれ1つに直列に結合されている。

[0008]前述の目的および関連する目的の達成のために、1つまたは複数の実施形態が、以下に十分に説明され、また特許請求の範囲において具体的に指し示される特徴を備える。以下の説明および付属の図面に、1つまたは複数の実施形態のある特定の例示的な態様を詳細に述べる。しかしながら、これらの態様は、様々な実施形態の原理が採用され得る様々な手法のごく一部を示すものであり、これらの説明される実施形態は、そのような態様およびそれらの同等物をすべて含むことが意図されている。

ストロングアームラッチ(strong-arm latch)の例を示す図。

ストロングアームラッチの実例的な出力電圧を示すプロット。

本開示のある特定の態様による、ストロングアームラッチのオフセット電圧を低減するためのオフセット補償システムの例を示す図。

本開示のある特定の態様による、オフセット補償コードの関数としてのオフセット補償電圧の例を示すプロット。

本開示のある特定の態様による、調整可能なオフセット補償ステップサイズを有するオフセット補償システムの例を示す図。

本開示のある特定の態様による、電流の関数としてのバイアス電圧の例を示すプロット。

本開示のある特定の態様による、電流の関数としてのオフセット補償ステップサイズの例を示すプロット。

本開示のある特定の態様による、オフセット電圧補償のための方法を示すフローチャート。

詳細な説明

[0017]添付の図面に関連して以下に述べられる詳細な説明は、様々な構成の説明として意図されており、本明細書において説明される概念が実現され得る唯一の構成を表すように意図されたものではない。詳細な説明は、様々な概念の完全な理解を提供する目的で特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実現され得ることが当業者には明らかになるであろう。いくつかの事例において、周知の構造およびコンポーネントが、そのような概念を曖昧にすることを避けるためにブロック図の形態で示される。

[0018]サンプルラッチは、(例えば、サンプリングクロック信号の期間ごとに)入力データ信号(incoming data signal)をサンプリングし、データ信号の各サンプルが論理1であるか論理0であるかを判定するために使用され得る。これに関して、図1は、ストロングアームラッチ105とセット−リセット(SR)ラッチ120とを備えるサンプルラッチの例を示す。

[0019]ストロングアームラッチ105は、以下にさらに説明されるように、入力増幅器110から差動入力電圧(differential input voltage)(AMP_OPおよびAMP_OM)を受け取るように構成された第1の入力NMOSトランジスタM1および第2の入力NMOSトランジスタM2を備える。ストロングアームラッチ105は、また、交差結合された2つのインバータ130および140(すなわち、バックツーバックインバータ(back-to-back inverters)130および140)も備え、ここで、インバータのうちの第1のインバータ130がPMOSトランジスタM5およびNMOSトランジスタM4を備え、インバータのうちの第2のインバータ140がPMOSトランジスタM8およびNMOSトランジスタM7を備える。第1のインバータ130の出力134は、第2のインバータ140の入力142(すなわち、PMOSトランジスタM8およびNMOSトランジスタM7のゲート)に結合され、第2のインバータ140の出力144は、第1のインバータ130の入力132(すなわち、PMOSトランジスタM5およびNMOSトランジスタM4のゲート)に結合されている。NMOSトランジスタM4のソースは、第1の入力NMOSトランジスタM1のドレインに結合され、NMOSトランジスタM7のソースは、第2の入力NMOSトランジスタM2のドレインに結合されている。

[0020]ストロングアームラッチ105は、また、入力NMOSトランジスタM1およびM2のソースとグラウンドとの間に結合されたスイッチングNMOSトランジスタM3と、電源レール(supply rail)112とインバータ130および140の出力134および144との間にそれぞれ結合されたスイッチングPMOSトランジスタM6およびM9と、も備える。ストロングアームラッチ105は、さらに、電源レール112と内部ノードNCMおよびNCPとの間にそれぞれ結合されたスイッチングPMOSトランジスタM10およびM11を備える。内部ノードNCMは、図1の例に示されているように、NMOSトランジスタM4のソースと第1の入力NMOSトランジスタM1のドレインとの間にあり、内部ノードNCPは、NMOSトランジスタM7のソースと第2の入力NMOSトランジスタM2のドレインとの間にある。スイッチングトランジスタM3、M6、M9、M10、およびM11は、以下にさらに説明されるように、サンプリングクロック信号CLKによってクロックされる。サンプリングクロック信号CLKは、データ信号からサンプリングクロック信号を再生するクロック再生回路(clock recovery circuit)、クロック生成器、等によって供給され得る。ストロングアームラッチ105は、また、内部ノードNCMおよびNCPにそれぞれ結合された内部キャパシタCimおよびCipとインバータ140および130の出力144および134にそれぞれ結合された出力キャパシタCopおよびComと、を有する。

[0021]動作中、入力増幅器110は、あるチャネルから差動データ信号(INPおよびINM)を受け取り、ストロングアームラッチ105の第1および第2の入力NMOSトランジスタM1およびM2に入力される差動電圧(AMP_OPおよびAMP_OM)へとデータ信号を変換し得る。ストロングアームラッチ105は、以下にさらに説明されるように、差動入力電圧(AMP_OPおよびAMP_OM)を、大きい差動出力電圧(OUTPおよびOUTM)へと変換する。

[0022]サンプリングクロック信号CLKがlowであるとき、スイッチングPMOSトランジスタM6、M9、M10、およびM11は閉じており、スイッチングNMOSトランジスタM3は開いている。結果として、内部キャパシタCimおよびCipは、それぞれスイッチングPMOSトランジスタM10およびM11を通して電源電圧Vccに結合される。出力キャパシタCopおよびComは、それぞれスイッチングPMOSトランジスタM9およびM6を通して電源電圧Vccに結合される。結果として、内部キャパシタCimおよびCipと出力キャパシタCopおよびComは各々、サンプリングクロック信号CLKがlowである時間(「リセット」フェーズ(reset phase)または「プリチャージ」フェーズと称される)の間にVccにほぼチャージされる。さらに、第1および第2のNMOSトランジスタM1およびM2のソースは、(開いている)スイッチングNMOSトランジスタM3によってグラウンドから減結合(decoupled)される。これは、入力NMOSトランジスタM1およびM2がリセットフェーズ中に内部キャパシタCimおよびCipを放電することを防ぐ。

[0023]データ信号はリセットフェーズ中には感知されない。以下にさらに説明されるように、内部キャパシタCimおよびCipと出力キャパシタCopおよびComとは、ストロングアームラッチ105を準備するためにリセットフェーズ中にプリチャージされて、このリセットフェーズに続く感知フェーズ(sensing phase)中にデータ信号を感知する。

[0024]サンプリングクロック信号CLKがhighになると、ストロングアームラッチ105は感知フェーズに入る。highのクロック信号は、スイッチングPMOSトランジスタM6、M9、M10、およびM11が開き、スイッチングNMOSトランジスタM3が閉じることを引き起こす。結果として、内部キャパシタCimおよびCipと出力キャパシタComおよびCopとは、電源電圧Vccから減結合される。また、第1および第2の入力NMOSトランジスタのソースはグラウンドに結合される。最初は、内部キャパシタCimおよびCipの各々と、出力キャパシタComおよびCopの各々とにまたがる電圧は、Vccにほぼ等しいこともある。

[0025]第1および第2の入力NMOSトランジスタM1およびM2は、差動入力電圧(AMP_OPおよびAMP_OM)を、それぞれ、駆動電流I1およびI2へと変換する。(AMP_OPによって駆動される)第1の入力NMOSトランジスタM1からの駆動電流I1は、内部キャパシタCimを放電し、それゆえ、内部ノードNCMにおける電圧を低減する。(AMP_OMによって駆動される)第2の入力NMOSトランジスタM2からの駆動電流I2は、内部キャパシタCipを放電し、それゆえ、内部ノードNCPにおける電圧を低減する。駆動電流I1およびI2は、それぞれ、入力電圧AMP_OPおよびAMP_OMの関数である。例えば、AMP_OPがAMP_OMよりも大きい場合、駆動電流I1は駆動電流I2よりも大きくなり得る。

[0026]内部ノードNCMおよびNCPにおける電圧が、それぞれ、駆動電流I1およびI2による内部キャパシタCimおよびCipの放電により降下するにつれて、NMOSトランジスタM4およびM7はオンになり始める。これは、内部ノードNCMおよびNCPにおける電圧が降下するにつれて、NMOSトランジスタM4およびM7のゲート・ソース間電圧が増加するからである。結果として、NMOSトランジスタM4およびM7は、出力キャパシタCopおよびComを放電するために駆動電流I1およびI2のための導電路(conduction paths)を供給し、それゆえ、出力電圧OUTPおよびOUTMを低くする。

[0027]よって、ラッチ105の出力電圧OUTPおよびOUTMは時間にわたって減少し、その例が図2に示されている。出力電圧OUTPおよびOUTMは、入力電圧AMP_OPおよびAMP_OMの値に依存する異なるレートで減少し得る。例えば、入力電圧AMP_OPが入力電圧AMP_OMよりも大きい場合、図2の例に示されているように、駆動電流I1は、より強くなり得、出力電圧OUTMがより速く減少することを引き起こす。

[0028]出力電圧OUTPおよびOUTMがある特定のポイントまで減少すると、交差結合されたインバータ130および140はアクティブ化され、交差結合されたインバータ130および140が、OUTPとOUTMとの間の差を増幅するポジティブフィードバックを供給することを引き起こす。AMP_OPがAMP_OMよりも大きい図2の例において、ポジティブフィードバックは、PMOSトランジスタM8がオンになり、PMOSトランジスタM5がオフにされて留まることを引き起こす。ポジティブフィードバックは、また、NMOSトランジスタM7がオフになり、NMOSトランジスタM4がオンに留まることを引き起こす。これは、電源レール112がPMOSトランジスタM8を通して出力キャパシタCopをチャージすることを可能にし、図2に示されているように、出力電圧OUTPが再生成(regenerate)(増加)することを引き起こす。図2に図示されているように、PMOSトランジスタM5がオフに留まりNMOSトランジスタM4がオンに留まるので、駆動電流I1は、出力キャパシタComを放電し続けることが可能にされ、出力電圧OUTMがさらに減少することを引き起こす。AMP_OMがAMP_OPよりも大きい場合(図2に図示せず)、ポジティブフィードバックは、OUTMが再生成(増加)し、OUTPがさらに減少することを引き起こし得る。

[0029]言い換えると、交差結合されたインバータ130および140がアクティブ化されると、交差結合されたインバータ130および140は、内部ノードNCMおよびNCPにおける電圧間の差に基づいて、2つの出力状態のうちの1つへと駆動されるバックツーバックインバータラッチとしてふるまう。より具体的には、ノードNCMにおける電圧がノードNCPにおける電圧よりも低い場合、交差結合されたインバータ130および140は、OUTPがOUTMよりも大きい第1の出力状態に駆動される。ノードNCMにおける電圧がノードNCPにおける電圧よりも大きい場合、交差結合されたインバータ130および140は、OUTMがOUTPよりも大きい第2の出力状態に駆動される。

[0030]それゆえ、感知フェーズの終わりに、ストロングアームラッチ105は差動入力電圧(AMP_OPおよびAMP_OM)を、比較的大きい差動出力電圧(OUTPおよびOUTM)へと変換する。出力電圧OUTPおよびOUTMは、OUTPがOUTMよりも大きいかどうかに依存して論理1または論理0を表し得る。例えば、論理1は、OUTPがOUTMよりも大きいことに対応し得、論理0はOUTMがOUTPよりも大きいことに対応し得る。

[0031]サンプリングクロック信号CLKが感知フェーズの終わりにlowに遷移して戻ると、SRラッチ120は、ストロングアームラッチ105の出力電圧OUTPおよびOUTMをラッチし、ラッチされた出力電圧をサンプル出力として出力する。例えば、OUTPがOUTMよりも大きい場合、サンプル出力は論理1であり得、OUTMがOUTPよりも大きい場合、サンプル出力は論理0であり得る。SRラッチ120は、ストロングアームラッチ105のこの後に続くリセットフェーズ中に、ラッチされた出力電圧OUTPおよびOUTMに対応するサンプル出力を出力する。よって、SRラッチ120は、出力電圧のうちのどちらの方が大きいかに依存する論理値を有するビットへと、感知フェーズ(CLKはhighである)中に生成された出力電圧OUTPおよびOUTMを変換し、これに続くリセットフェーズ(CLKはlowである)中にそのビットを出力する。出力されたビットは、さらなる処理のために他のデバイスに転送され得る。例えば、入力増幅器110、ストロングアームラッチ105、およびSRラッチ120は、受信機(例えば、SerDes受信機)において使用され、入力データ信号を受信し、その受信機に結合された他のデバイス(例えば、プロセッサ)によって処理されるデータビットのシーケンスへと入力データ信号を変換し得る。

[0032]差動入力電圧(AMP_OPおよびAMP_OM)が約0ボルトであるとき、ストロングアームラッチ105の出力が準安定状態(metastable state)にある(すなわち、論理1と論理0とをトグルする)ことが望ましいこともある。このケースでは、データサンプルが論理1であるか論理0であるかを判定するためのしきい値電圧は約0ボルトである。しかしながら、実際には、ストロングアームラッチ105の差動入力には、差動入力電圧が0ボルトであるとき、出力が論理1(すなわち、OUTMよりも大きいOUTP)または論理0(すなわち、OUTPよりも大きいOUTM)であることを引き起こすオフセット電圧がある。このケースでは、しきい値電圧は0ボルトからのオフセットであり、これは、SRラッチ120の出力におけるビット誤りにつながることもある。オフセット電圧は、ストロングアームラッチ105におけるコンポーネントのミスマッチおよび/または他の要因によって引き起こされ得る。

[0033]オフセット電圧は、オフセット補償システムを使用して低減され得る。これに関して、図3は、図1のストロングアームラッチ105にオフセット補償を提供するように構成されたオフセット補償システムの例を示す。オフセット補償システムは、第1のオフセット補償回路310、第2のオフセット補償回路320、オフセット制御器350、およびオフセットデコーダ355を備える。

[0034]第1のオフセット補償回路310は、第1の入力NMOSトランジスタM1のドレインとソースとの間に並列に結合された第1の複数の補償トランジスタ315−1〜315−nを備える。第1のオフセット補償310は、キャパシタCimによってノードNCMにおいてオフセット補償電圧へと変えられる(translated)第1のオフセット補償電流Ios1を供給する。オフセット制御器350は、オンにされる補償トランジスタ315−1〜315−nの数を制御することによって、第1のオフセット補償電流Ios1(したがって、ノードNCMにおけるオフセット補償電圧)の大きさを制御するように構成される。図3の例において、第1の複数の補償トランジスタ315−1〜315−nは、n個のNMOSトランジスタを備え、ここで、nは整数である。よって、この例において、オフセット制御器350は、第1のオフセット補償電流Ios1をn個の値のうちのいずれか1つに設定することができる。

[0035]第2のオフセット補償回路320は、第2の入力NMODトランジスタM2のドレインとソースとの間に並列に結合された第2の複数の補償トランジスタ325−1〜325−nを備える。第2のオフセット補償320は、キャパシタCipによってノードNCPにおいてオフセット補償電圧へと変えられる第2のオフセット補償電流Ios2を供給する。オフセット制御器350は、オンにされる補償トランジスタ325−1〜325−nの数を制御することによって、第2のオフセット補償電流Ios2(したがって、ノードNCPにおけるオフセット補償電圧)の大きさを制御するように構成される。図3の例において、第2の複数の補償トランジスタ325−1〜325−nは、n個のNMOSトランジスタを備える。よって、この例において、オフセット制御器350は、第2のオフセット電流Ios2をn個の値のうちのいずれか1つに設定することができる。

[0036]動作中、オフセット制御器350は、以下にさらに説明されるように、オフセット電圧の極性に依存して、第1および第2のオフセット補償回路310および320のうちの1つ内の補償トランジスタ315−1〜315−nおよび325−1〜325−nを選択的にオンにすることによって、ラッチ105のオフセット電圧を低減し得る。これに関して、オフセット制御器350は、デジタルコード(「CALCODE」と表示)および符号ビット(sign bit)をオフセットデコーダ355に出力することによって、補償トランジスタ315−1〜315−nおよび325−1〜325−nを制御し得る。符号ビットは、オフセット電圧の極性に依存して、オフセット補償のために第1のオフセット補償回路310が使用されるか第2のオフセット補償回路320が使用されるかを指定する。CALCODEは、オンにされる選択されたオフセット補償回路内の補償トランジスタの数を指定する。

[0037]オフセットデコーダ355は、CALCODEおよび符号ビットにしたがって補償トランジスタを選択的にオンにするために、CALCODEおよび符号ビットをそれぞれの補償トランジスタ315−1〜315−nおよび325−1〜325−nのゲートに出力される制御ビットへと変換する。例えば、符号ビットが1である場合、オフセットデコーダ355は、第1のオフセット補償回路310内のそれぞれの補償トランジスタ315−1〜315−nのゲートに、制御ビットCalp<0>〜Calp

を出力する。この例において、CALCODEがm個のトランジスタがオンにされるべきであることを指定する場合、オフセットデコーダ355は、制御ビットCalp<0>〜Calp

のうちのm個を1に設定して補償トランジスタ315−1〜315−nのうちのm個をオンにし、制御ビットCalp<0>〜Calp

のうちの残りのものを0に設定し得る。

[0038]符号ビットが0である場合、オフセットデコーダ355は、第2のオフセット補償回路320内のそれぞれの補償トランジスタ325−1〜325−nのゲートに、制御ビットCaln<0>〜Caln

を出力する。この例において、CALCODEがm個のトランジスタがオンにされるべきであることを指定する場合、オフセットデコーダ355は、制御ビットCaln<0>〜Caln

のうちのm個を1に設定して補償トランジスタ325−1〜325−nのうちのm個をオンにし、制御ビットCaln<0>〜Caln

のうちの残りのものを0に設定し得る。第1および第2のオフセット補償回路310および320のうちの選択されていない1つのための制御ビットは、すべて0に設定されて、選択されていない第2のオフセット補償回路内のトランジスタのすべてをオフにし得る。例示しやすくするために、オフセットデコーダ355と補償トランジスタ315−1〜315−nおよび325−1〜325−nとの間の個々の接続は図3に明示的には示されていない。

[0039]図3の例において、補償トランジスタの各々はNMOSトランジスタを備える。よって、この例において、補償トランジスタは、それぞれの制御ビットが論理1(high)であるときにオンにされ、それぞれの制御ビットが論理0(low)であるときにオフにされる。

[0040]図4は、CALCODEおよび符号ビットの異なる値のための異なるオフセット補償電圧を示す。図4に示されているように、オフセット補償電圧は、「LSB(Vos)」によって表示されたステップサイズで量子化される。よって、ストロングアームラッチ305のオフセット電圧が2つの隣接する量子化されたオフセット補償電圧間のオフセット補償電圧に対応する場合、残差オフセット電圧がオフセット補償の後に残る。残差オフセット電圧は、オフセット補償の量子化誤差(quantization error)と称されることもある。

[0041]図4に示されているオフセット補償電圧のステップサイズは、補償トランジスタ315−1〜315−nおよび325−1〜325−nのチャネル幅を調整することによって、設計段階中に調整されることができる。例えば、チャネル幅が小さくなるほど、所与の数の補償トランジスタのためのより小さいオフセット補償範囲を犠牲にして、ステップサイズが小さくなる。従来の平面CMOS(planar CMOS)製造プロセスでは、チャネル幅は、連続して変えられることができ、ステップサイズがほぼ任意の値に調整されることを可能にする。しかしながら、FinFET CMOSプロセスは、チャネル幅の離散集合(discrete set)のみをサポートし得る。結果として、設計段階中に利用可能であり得るステップサイズは、FinFET CMOSプロセスによってサポートされるチャネル幅の離散集合に対応するステップサイズの離散集合に制限され得る。よって、FinFET CMOSプロセスを使用して所望のステップサイズを達成することは可能ではないこともある。

[0042]例えば、FinFET CMOSプロセスは、1mVおよび5mVのオフセット補償ステップサイズに対応するチャネル幅をサポートし得るが、中間のステップサイズに対応するチャネル幅はサポートしない。この例では、1mVのオフセット補償ステップサイズは、ラッチ105のオフセット電圧をカバーする十分に大きいオフセット補償範囲を提供しないこともある。5mVのオフセット補償ステップサイズは、十分に大きいオフセット補償範囲を提供し得る。しかしながら、5mVのステップサイズは、オフセット補償の大きい量子化誤差をもたらすこともある。この例では、3mVのオフセット補償ステップサイズが、5mVのステップサイズと比較してオフセット補償の量子化誤差を実質的に低減しながら、十分に大きいオフセット補償範囲を提供し得る。しかしながら、3mVのオフセット補償ステップサイズは、この例でのFinFET CMOSプロセスによってサポートされていない。

[0043]本開示の実施形態は、オフセット補償ステップサイズLSB(Vos)を電子的に調整(チューニング)するためのシステムおよび方法を提供する。これは、以下にさらに説明されるように、オフセット補償ステップサイズがより細かい粒度で調整されることを可能にする。

[0044]図5は、本開示のある特定の態様にしたがって、調整可能(チューニング可能)なオフセット補償ステップサイズを有するオフセット補償をストロングアームラッチに提供するためのオフセット補償システムを示す。オフセット補償システムは、第1のオフセット補償回路510、第2のオフセット補償回路520、オフセット制御器550、オフセットデコーダ555、およびバイアス回路530を備える。例示しやすくするために、入力増幅器110およびSRラッチ120は、図5には示されていない。

[0045]第1のオフセット補償回路510は、図3の第1のオフセット補償回路310と同じ、第1の複数の補償トランジスタ315−1〜315−nを備える。第1のオフセット補償回路510は、さらに、第1の複数のステップ調整トランジスタ515−1〜515−nを備え、ここにおいて、ステップ調整トランジスタ515−1〜515−nの各々は、補償トランジスタ315−1〜315−nのそれぞれ1つと直列に結合されている(例えば、図5に示されているように、補償トランジスタ315−1〜315−nのそれぞれ1つの上部に積層されている)。ステップ調整トランジスタ515−1〜515−nの各々のゲートは、バイアス回路530からのバイアス電圧VBによってバイアスがかけられる。以下にさらに説明されるように、バイアス電圧VBは、第1のオフセット補償回路510のオフセット補償ステップサイズを調整するように調整されることができる。

[0046]第2のオフセット補償回路520は、図3の第2のオフセット補償回路320と同じ、第2の複数の補償トランジスタ325−1〜325−nを備える。第2のオフセット補償回路520は、さらに、第2の複数のステップ調整トランジスタ525−1〜525−nを備え、ここにおいて、ステップ調整トランジスタ525−1〜525−nの各々は、補償トランジスタ325−1〜325−nのそれぞれ1つと直列に結合されている(例えば、図5に示されているように、補償トランジスタ325−1〜325−nのそれぞれ1つの上部に積層されている)。ステップ調整トランジスタ525−1〜525−nの各々のゲートは、バイアス回路530からのバイアス電圧VBによってバイアスがかけられる。以下にさらに説明されるように、バイアス電圧VBは、第2のオフセット補償回路520のオフセット補償ステップサイズを調整するように調整されることができる。

[0047]動作中、バイアス回路530からのバイアス電圧VBは、ステップ調整トランジスタ515−1〜515−nおよび525−1〜525−nの各々のチャネルコンダクタンス(channel conductance)を制御する。各ステップ調整トランジスタのチャネルコンダクタンスは、次に、それぞれの補償トランジスタがオフセットデコーダ555からのそれぞれの制御ビットによってオンにされたときにそれぞれの補償トランジスタへと流れる電流の量を制御する。よって、バイアス電圧VBは、各補償トランジスタによって供給されるオフセット補償電流の量を制御し、したがって、オフセット補償のステップサイズLSB(Vos)を制御する。バイアス電圧VBが低くなるほど、ステップサイズLSB(Vos)は小さくなる。それゆえ、オフセット補償のステップサイズLSB(Vos)は、バイアス回路530によってステップ調整トランジスタ515−1〜515−nおよび525−1〜525−nのゲートに印加されるバイアス電圧VBを調整することによって調整されることができる。

[0048]各ステップ調整トランジスタとそれぞれの補償トランジスタは、オフセット補償セグメントと見なされ得る。各セグメントは、それぞれの補償トランジスタがオンにされると、1つのステップサイズに対応するオフセット補償電流を供給し、ここにおいて、ステップサイズは、それぞれのステップ調整トランジスタのゲートに印加されるバイアス電圧VBに依存する。

[0049]図5の例において、バイアス回路530は、ストロングアームラッチ505の入力間に直列に結合された2つのレジスタRcmを含むレジスタネットワーク532を備える。バイアス電圧VBは、図5に示されているように、2つのレジスタRcm間のノード540において供給される。バイアス回路530は、また、オフセット制御器550からのデジタルコード(「ICODE」と表示)によってチューニングされる電流Isを生成するように構成されたチューニング可能な電流ソース535を備える。チューニング可能な電流ソース535は、図5に示されているように、2つのレジスタRcm間のノード540に結合されている。バイアス回路530は、また、ノード540とグラウンドとの間に結合されたキャパシタCfも備え得る。キャパシタCfおよびレジスタRcmは、バイアス電圧VBに対するノイズの影響を低減するために、入力電圧AMP_OPおよびAMP_OMからのノイズを減衰させるローパスフィルタを形成する。

[0050]バイアス回路530によって供給されるバイアス電圧VBは、以下によってほぼ与えられる。 VB=(AMP_OP+AMP_OM)/2−Rcm*Is/2 (1) ここで、AMP_OPおよびAMP_OMはラッチ105への入力電圧であり、式(1)のRcmはレジスタRcmの各々の抵抗であり、Isは(ICODEによって設定される)電流ソース535の電流である。よって、バイアス電圧(したがって、ステップサイズLSB(Vos))は、チューニング可能な電流ソース535の電流Isをチューニングすることによってチューニングされることができる。これに関して、図6Aは、電流Isの関数としてのバイアス電圧VBの例を示す。この例において、バイアス電圧は、ほぼ電流Isの線形関数(linear function)である。電流Isが高くなるほど、バイアス電圧VBは低くなり、したがって、オフセット補償ステップサイズLSB(Vos)は小さくなる。図6Bは、チューニング可能な電流ソース535の電流Isの関数としてのオフセット補償ステップサイズLSB(Vos)の例を示す。図6Bに示されているように、ステップサイズLSB(Vos)は、電流Isを増加させることによって低減されることができる。

[0051]上述されたように、電流Isは、オフセット制御器550からのICODEによって制御される。これは、オフセット制御器550が、デジタルコードICODEを適宜調整することによって、電流Is(したがって、バイアス電圧VBおよびステップサイズLSB(Vos))を調整(チューニング)することを可能にする。ある特定の態様において、ICODEは、電流ソース535のk個の異なる電流設定(したがって、バイアス電圧VBおよびステップサイズLSB(Vos)のためのk個の異なる設定)に対応するk個の異なる値を有し得る。これは、オフセット制御器550が、デジタルコードICODEを適宜調整することによってk個の値のうちのいずれか1つにオフセット補償ステップサイズLSB(Vos)を調整することを可能にする。1つの態様において、電流ソース535の電流設定のうちの1つは、ほぼいずれの電流にも対応しないこともある。この態様において、対応するバイアス電圧は、(AMP_OP+AMP_OM)/2にほぼ等しいこともあり、これは、差動入力電圧の共通モードの電圧である。kの値は、3以上、4以上、または5以上であり得る。

[0052]所与のオフセット補償ステップサイズの場合、オフセット制御器550は、オフセットデコーダ555に出力される符号ビットおよびCALCODEを調整することによってオフセット補償電圧を調整する。符号ビットは、オフセット電圧の極性に依存して、オフセット補償のために第1のオフセット補償回路510が使用されるか、第2のオフセット補償回路520が使用されるかを指定し、CALCODEは、選択されたオフセット補償回路内のオンにチューニングされる補償トランジスタの数を指定する。オフセットデコーダ555は、CALCODEおよび符号ビットにしたがって補償トランジスタを選択的にオンにするために、CALCODEおよび符号ビットをそれぞれの補償トランジスタ515−1〜515−nおよび525−1〜525−nのゲートに出力される制御ビットへと変換する。オフセットデコーダ555は、上述された図3のオフセットデコーダ355と同様の方法で動作し得、ここにおいて、オフセットデコーダ555は、制御ビットCalp<0>〜Calp

を使用して第1のオフセット補償回路510内の補償トランジスタ315−1〜315−nを選択的にオンにし、制御ビットCaln<0>〜Caln

を使用して第2のオフセット補償回路520内の補償トランジスタ325−1〜325−nを選択的にオンにする。

[0053]よって、オフセット制御器550は、CALCODEおよび符号ビットを使用してオフセット補償電流を、およびICODEを使用してオフセット補償ステップサイズLSB(Vos)を、両方調整(チューニング)することができる。これは、図3のオフセット補償システムと比較してオフセット補償電圧を調整する際により大きいフレキシビリティを提供し、それゆえ、より高いパフォーマンスのためにより良好なオフセット電圧除去を提供する。

[0054]所望のオフセット補償範囲を達成するICODE設定を決定するための方法が、ある特定の態様にしたがってここで説明される。1つの例において、この方法は、ストロングアームラッチ105およびオフセット補償システムをシミュレートする回路シミュレーションツールを使用して行われ得る。この例において、外部オフセット電圧が、オフセット電圧をシミュレートするためにストロングアームラッチ105の差動入力に印加され得る。より具体的には、異なる入力電圧が第1および第2の入力トランジスタM1およびM2のゲートに入力され得、ここにおいて、入力電圧間の差は入力オフセット電圧にほぼ等しい。よって、この例において、外部入力オフセット電圧は、ラッチ105のオフセット電圧をシミュレートするためにラッチ105の差動入力に印加される。入力オフセット電圧は、SRラッチ120が、入力オフセット電圧の極性に依存して論理1または論理0を出力することを引き起こす。例えば、入力オフセット電圧が正である(すなわち、第1の入力トランジスタM2への入力電圧が第2の入力トランジスタM2への入力電圧よりも高い)場合、入力オフセット電圧は、SRラッチ120が論理1を出力することを引き起こす。

[0055]入力オフセット電圧は、オフセット補償システムのための所望のオフセット補償範囲に対応し得る。例えば、所望のオフセット補償範囲が約30mVである場合、入力オフセット電圧は、30mVよりもわずかに少なく設定され得る。オフセット補償範囲は、例えば、プロセス変動による、物理デバイスのオフセット電圧におけるすべてまたはほとんどの変動をカバーする範囲であり得る。この例において、オフセット補償範囲は、オフセット補償システムが所与のステップサイズ設定を補償することができるオフセット電圧の最大の大きさを表し得る。

[0056]入力オフセット電圧がラッチ105の差動入力に印加された後、ICODEは、最小ステップサイズが所望のオフセット補償範囲を満たすかどうかを決定するために、最小ステップサイズLSB(Vos)設定に設定され得る。最小ステップサイズ設定は、電流ソース535の最高電流設定に対応する。ステップサイズが最小設定に設定された後、第1および第2の補償回路510および520のうちの1つ内の補償トランジスタのすべては、入力オフセット電圧の極性に依存してオンにされ得る。例えば、入力オフセット電圧が正である場合、第2の補償回路520内の補償トランジスタ525−1〜525−nのすべてはオンにされ得る。これは、現在のステップサイズ設定のための最大オフセット補償電圧に対応し、それゆえ、現在のステップサイズ設定のためのオフセット補償範囲に対応し得る。SRラッチ120の出力は、出力が論理1から論理0に遷移するかどうかを決定するために、補償トランジスタ525−1〜525−nがオンにされる前とその後に観測される。遷移があると、現在のステップサイズ設定が所望のオフセット補償範囲を満たすことを示す。遷移がない(すなわち、出力が論理1に留まる)と、現在のステップサイズ設定が所望のオフセット補償範囲を満たさないことを示す。

[0057]範囲は、また、所望の範囲に対応するラッチ105の差動入力に負のオフセット電圧を印加することによって決定され得る。これは、第1および第2のオフセット補償回路が対称であることを想定している。この例において、第1の補償回路510内の補償トランジスタ515−1〜515−nのすべてはオンにされ、SRラッチ120の出力が論理0から論理1に遷移するかどうかの決定がなされる。遷移があると、現在のステップサイズ設定が所望のオフセット補償範囲を満たすことを示す。遷移がない(すなわち、出力が論理0に留まる)と、現在のステップサイズ設定が所望のオフセット補償範囲を満たさないことを示す。

[0058]最小ステップサイズ設定が所望のオフセット補償範囲を満たす場合、最小ステップサイズ設定のためのICODE設定は所望の範囲を満たすと決定され得る。最小ステップサイズ設定が所望のオフセット補償範囲を満たさない場合、ICODEは、第1のより大きいステップサイズ設定(最小ステップサイズ設定から次により大きいステップサイズ設定)に変更され得る。これは、電流ソース535の電流Isを次により低い電流設定に低減し、これは、バイアス電圧VBを増加させ、したがって、オフセット補償ステップサイズを増加させる。ICODEが変更された後、第1のより大きいステップサイズ設定が所望のオフセット補償範囲を満たすかどうかを決定するために、上述されたステップが繰り返され得る。第1のより大きいステップサイズ設定が所望のオフセット補償範囲を満たす場合、第1のステップサイズ設定のためのICODE設定は所望の範囲を満たすと決定され得る。第1のより大きいステップサイズ設定が所望のオフセット補償範囲を満たさない場合、ICODEは、第2のより大きいステップサイズ設定(第1のステップサイズ設定から次により大きいステップサイズ設定)に変更され得る。ICODEが第2のより大きいステップサイズ設定に変更された後、第2のより大きいステップサイズ設定が所望のオフセット補償範囲を満たすかどうかを決定するために、上述されたステップが繰り返され得る。第2のより大きいステップサイズ設定が所望のオフセット補償範囲を満たす場合、第2のより大きいステップサイズ設定のためのICODE設定が所望の範囲を満たすと決定され得る。第2のより大きいステップサイズ設定が所望のオフセット補償範囲を満たさない場合、ICODEは、第3のより大きいステップサイズ設定(第2のより大きいステップサイズ設定から次により大きいステップサイズ設定)に変更され得る、というように続く。

[0059]よって、上述された方法は、所望のオフセット補償範囲を満たす最低ステップサイズ設定に対応するICODE設定を決定する。ICODE設定が決定された後、決定されたICODE設定は、1つまたは複数の物理デバイスのオフセット制御器550へとプログラミングされ得る。動作中、オフセット制御器550は、第1および第2の補償回路510および520のステップサイズを設定するために、プログラミングされたICODEを電流ソース535に出力する。

[0060]上述されたように、オフセット電圧は、例えば、プロセス変動により、デバイスごとに変わり得る。これに関して、オフセット制御器550は、ラッチ105のためのオフセット補償を提供するCALCODE設定および符号ビット値を決定するためにオフセット較正プロシージャを行い得る。このプロシージャは、約0ボルトの差動電圧をラッチ105の差動入力に印加することを含み得る。これは、例えば、入力増幅器110の入力を短絡することによってなされ得る。例えば、制御器550は、入力間に結合されたスイッチ(図示せず)を閉じることによって、入力増幅器110の入力を短絡し得る。スイッチは、増幅器110の通常動作中は開いていてもよい。ラッチ105のオフセット電圧により、SRラッチ120の出力は、オフセット電圧の極性に依存して論理1または論理0である。

[0061]制御器550は、次いで、出力が論理1であるか論理0であるかを決定するためにSRラッチ120の出力を観測し得る。制御器550は、SRラッチ120の出力と制御器550との間に結合されたスイッチ(図示せず)を閉じることによって、SRラッチ120の出力を観測し得る。スイッチは通常動作中、開いていてもよい。

[0062]観測された出力が論理1である場合、制御器550は、変化に関して出力を観測しながら、第2の補償回路520内の補償トランジスタ525−1〜525−nを1つずつオンにし得る。制御器550は、補償トランジスタ525−1〜525−nを漸増的(incrementally)にオンにするように符号ビットを0に設定することと、CALCODEを変更することとによって、補償トランジスタ525−1〜525−nを1つずつオンにし得る。SRラッチ120の出力が変化する(すなわち、1から0に交差する)と、制御器550は、変化が生じたときにオンにされている補償トランジスタ525−1〜525−nの数を決定する。制御器550は、次いで、補償トランジスタ525−1〜525−nの決定された数に対応するCALCODE設定および0の符号ビットをメモリに記憶し得る。通常動作中、制御器550は、オフセット補償を提供するために、記憶されたCALCODE設定および符号ビット値にしたがってCALCODEおよび符号ビットを設定し得る。

[0063]較正プロシージャ中の観測された出力が論理0である場合、制御器550は、変化に関して出力を観測しながら、第1の補償回路510内の補償トランジスタ515−1〜515−nを1つずつオンにし得る。制御器510は、補償トランジスタ515−1〜515−nを漸増的にオンにするように符号ビットを1に設定することと、CALCODEを変更することとによって、補償トランジスタ515−1〜515−nを1つずつオンにし得る。SRラッチ120の出力が変化する(すなわち、0から1に交差する)と、制御器550は、変化が生じたときにオンにされている補償トランジスタ515−1〜515−nの数を決定する。制御器550は、次いで、補償トランジスタの決定された数に対応するCALCODE設定および1の符号ビットをメモリに記憶し得る。通常動作中、制御器550は、オフセット補償を提供するために、記憶されたCALCODEビットおよび符号ビット値にしたがってCALCODEおよび符号ビットを設定し得る。

[0064]上述されたように、ICODE設定は、設計段階中に決定され、オフセット制御器550へとプリプログラミングされ得る。オフセット制御器550は、また、ステップサイズ較正プロシージャ中にICODE設定を決定し得る。これに関して、オフセット制御器550は、上述されたように、約0ボルトの差動電圧をラッチ105の差動入力に印加し、ICODEを最小ステップサイズ設定に設定し得る。オフセット制御器550は、次いで、ラッチ105のオフセット電圧が最小ステップサイズで補償されることができるかを決定するために、上述されたオフセット較正プロシージャを行い得る。オフセット電圧が成功裏に補償された場合、オフセット制御器550は、メモリにオフセット較正プロシージャ中に決定された符号ビット値およびCALCODE設定を記憶する。オフセット制御器550は、また、メモリに最小ステップサイズ設定のためのICODE設定も記憶し得る。通常動作中、オフセット制御器550は、記憶されたCALCODE設定、符号ビット値、およびICODE設定にしたがって、CALCODE、符号ビット、およびICODEを設定する。

[0065]最小ステップサイズのためのオフセット較正プロシージャがオフセット電圧を補償できない場合、オフセット制御器550は、ICODEを第1のより大きいステップサイズ設定(最小ステップサイズ設定から次により大きいステップサイズ設定)に変更する。オフセット制御器550は、次いで、第1のより大きいステップサイズ設定に関してオフセット較正プロシージャを繰り返し得る。オフセット電圧が成功裏に補償された場合、オフセット制御器550は、メモリにオフセット較正プロシージャ中に決定された符号ビット値およびCALCODE設定を記憶する。オフセット制御器550は、また、メモリに第1のより大きいステップサイズ設定のためのICODE設定を記憶し得る。通常動作中、オフセット制御器550は、記憶されたCALCODE設定、符号ビット値、およびICODE設定にしたがって、CALCODE、符号ビット、およびICODEを設定する。

[0066]オフセット較正プロシージャが第1のより大きいステップサイズ設定に関して失敗した場合、オフセット制御器550は、ICODEを第2のより大きいステップサイズ設定(第1のより大きいステップサイズ設定から次により大きいステップサイズ設定)に変更する。オフセット制御器550は、次いで、第2のより大きいステップサイズ設定に関してオフセット較正プロシージャを繰り返す、というように続け得る。よって、オフセット制御器550は、特定のデバイスのためのオフセット補償を提供する、ICODE設定、CALCODE設定、および符号ビット値を決定して記憶する。通常動作中、オフセット制御器550は、記憶されたCALCODE設定、符号ビット値、およびICODE設定にしたがって、CALCODE、符号ビット、およびICODEを設定する。

[0067]図7は、本開示のある特定の態様による、オフセット電圧補償のための方法700を例示するフローチャートである。方法700は、図5のオフセット補償システムによって行われ得る。

[0068]ステップ710において、1つまたは複数の補償トランジスタがオンにされ、ここにおいて、1つまたは複数の補償トランジスタの各々は、ラッチのオフセット電圧を低減するためのオフセット補償電流を供給する。例えば、オフセット制御器(例えば、オフセット制御器550)は、オフセット電圧を低減するために補償トランジスタ(例えば、補償トランジスタ315−1〜315−n)のうちの1つまたは複数をオンにし得る。1つの例において、上述されたように、オンにされる補償トランジスタの数は、オフセット電圧の大きさに依存し得、ここにおいて、その数は、オフセット較正プロシージャ中に決定され得る。

[0069]ステップ720において、1つまたは複数のステップ調整トランジスタの各々のゲートにバイアス電圧が印加され、ここにおいて、1つまたは複数のステップ調整トランジスタの各々は、1つまたは複数の補償トランジスタのそれぞれ1つと直列に結合されている。例えば、バイアス回路(例えば、バイアス回路530)は、それぞれの補償トランジスタのオフセット補償電流を制御するために、1つまたは複数のステップ調整トランジスタ(例えば、ステップ調整トランジスタ515−1〜515−n)の各々のゲートに電圧バイアス(例えば、VB)を印加し得る。

[0070]当業者であれば、本明細書での開示に関連して説明された例示的な様々な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとしてインプリメントされ得ることを認識するであろう。このハードウェアとソフトウェアの互換性を明確に例示するために、様々な例示的なコンポーネント、ブロック、モジュール、回路、およびステップが、概して、それらの機能性の観点から上述されている。このような機能性が、ハードウェアとしてインプリメントされるか、ソフトウェアとしてインプリメントされるかは、特定の用途およびシステム全体に課せられる設計制約に依存する。当業者は、説明された機能性を、特定の用途ごとの多様な手法でインプリメントすることができるが、そのようなインプリメンテーションの判断は、本開示の範囲からの逸脱を引き起こすものとして解釈されるべきではない。

[0001]本明細書の開示に関連して説明されている様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタルシグナルプロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)、または他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタ論理回路、ディスクリートハードウェアコンポーネント、または、本明細書において説明されている機能を実行するように設計されたこれらの任意の組合せを用いてインプリメントあるいは実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、このプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサは、また、例えば、DSPとマクロプロセッサの組合せのようなコンピューティングデバイスの組合せ、複数のマイクロプロセッサ、DSPコアに連結した1つまたは複数のマイクロプロセッサ、または他の任意のそのような構成、としてインプリメントされ得る。

[0002]本明細書の開示に関連して説明されている方法またはアルゴリズムのステップは、ハードウェアにおいて直接的に、プロセッサによって実行されるソフトウェアモジュールにおいて、またはこの2つの組合せで具現化され得る。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROM(登録商標)メモリ、レジスタ、ハードディスク、リムーバブルディスク、CD−ROM、または当該技術分野で既知の他の任意の形態の記憶媒体に存在し得る。実例的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、また記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、ASICに存在し得る。ASICは、ユーザ端末に存在し得る。代替として、プロセッサおよび記憶媒体は、ユーザ端末内のディスクリートコンポーネントとして存在し得る。

[0003]1つまたは複数の実例的な設計において、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組合せでインプリメントされ得る。ソフトウェアにおいてインプリメントされる場合、これらの機能は、コンピュータ可読媒体上で、1つまたは複数の命令またはコードとして送信または記憶され得る。コンピュータ可読媒体は、1つの場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体およびコンピュータ記憶媒体の両方を含む。記憶媒体は、汎用または専用コンピュータによってアクセスされることができる任意の利用可能な媒体であり得る。限定ではなく、例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD−ROMまたは他の光ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶デバイス、あるいは、命令またはデータ構造の形態で所望のプログラムコード手段を記憶または搬送するために使用されることができ、ならびに、汎用または専用コンピュータ、もしくは汎用または専用プロセッサによってアクセスされることができる、他の任意の媒体を備えることができる。また、任意の接続は、送信された信号の非一時的な記憶を伴う範囲でコンピュータ可読媒体と厳密には称され得る。例えば、ソフトウェアが、ウェブサイト、サーバ、または、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者線(DSL)、あるいは赤外線、無線、およびマイクロ波のようなワイヤレス技術を使用して他の遠隔ソースから送信される場合には、同軸ケーブル、光ファイバーケーブル、ツイストペア、DSL、あるいは赤外線、無線、およびマイクロ波のようなワイヤレス技術は、任意の非一時的な長さの時間の間、デバイスメモリまたは記憶媒体上の送信チェーンに信号が保持される範囲で、媒体の定義に含まれる。ディスク(disk)およびディスク(disc)は、本明細書で使用されるとき、コンパクトディスク(CD)、レーザーディスク(登録商標)、光ディスク、デジタル多用途ディスク(DVD)、フロッピー(登録商標)ディスク、およびブルーレイディスクを含み、ここで、ディスク(disk)は通常、磁気的にデータを再生するが、ディスク(disc)は、レーザーを用いて光学的にデータを再生する。上記の組合せもまた、コンピュータ可読媒体の範囲内に含まれるべきである。

[0071]本開示の先の説明は、当業者が本開示を製造または使用することを可能にするために提供されている。本開示に対する様々な修正は、当業者には容易に明らかとなり、本明細書で定義された包括的な原理は、本開示の範囲または趣旨から逸脱せずに、他の変形物に適用され得る。よって、本開示は、本明細書において説明されている例に限定されるようには意図されておらず、本明細書に開示されている原理および新規の特徴と矛盾しない最大範囲であると認められるべきである。