Semiconductor device

本発明は、小型軽量かつ低コストであり、過大な電力が印加されても破壊され難い半導体装置に関するものである。

図２２は、従来の１段増幅器を示す回路図である。 増幅用トランジスタ１１は０．１ＧＨｚ以上１１０ＧＨｚ以下、例えば２．１ＧＨｚ帯の高周波で用いられる電界効果トランジスタ（FET: Field effect transistor）である。 外部からの入力信号は、増幅用トランジスタ１１のゲート（入力端子）に入力される。 そして、増幅用トランジスタ１１の出力信号は、ドレイン（出力端子）から整合回路２７を介してアンテナ（不図示）に出力される。 通信システムやレーダでは、複数の増幅器をそれぞれアンテナに接続して電波を出力することが一般的である。

しかし、アンテナが金属面近傍に位置すると、出力された電磁波が反射されて増幅用トランジスタ１１に戻ってくる場合がある。 その際に大電力が戻ると増幅用トランジスタ１１が破壊される。 これを防ぐために、増幅用トランジスタ１１の出力側にアイソレータ１００が接続されている（例えば、特許文献１参照）。

図２３は、従来の増幅器の２．１ＧＨｚにおける入出力特性の計算結果を示す図である。 図中で、Ｐ _ｉｎは入力電力、Ｐ _ｏは出力電力、Ｉ _ｄはドレイン電流、Ｉ _ｇはゲート電流である。 増幅用トランジスタ１１のゲート幅は１ｍｍであり、最大電流Ｉ _ｍａｘ ＝４００ｍＡである。 この結果からＰ _ｉｎ ＞２５ｄＢｍでゲートに５０ｍＡ／ｍｍの平均電流が流れることが分かる。 このような大電流が流れると増幅用トランジスタ１１が破壊されるため、Ｐ _ｉｎが２５ｄＢｍ以上の入力を避ける必要がある。

図２４は、従来の終端抵抗を示す回路図である。 終端抵抗５３の一端は高周波的に接地されている。 マイクロ波帯の機器では、終端抵抗５３の抵抗値は、インピーダンスとして一般的な５０Ωとされる。

また、図２５は、従来のＴ型の減衰器を示す回路図である。 第１，第２抵抗５４，５５が直列接続されている。 第３抵抗５６の一端は第１抵抗５４と第２抵抗５５の接続点に接続され、他端は高周波的に接地されている。 第１〜第３抵抗５４〜５６の抵抗値を選ぶことにより、所望の減衰量を得ることができる。

特開平４−３１７８２号公報

図２２の回路において、アイソレータ１００は磁気回路であるため形状・重量が増加すると共に、大きな電力を扱うために磁石が大きくなって高コストになるという問題がある。 また、予期しない電磁誘導や機器の故障等により、過大な高周波電圧がゲートに印加されて増幅用トランジスタ１１が破壊されるという問題がある。

また、図２４，２５の回路において、許容電力を超える高周波信号が印加されると終端抵抗５３や第１〜第３抵抗５４〜５６が焼けて破壊されるという問題がある。 また、許容電力を大きくするには終端抵抗５３や第１〜第３抵抗５４〜５６の形状を大きくして放熱性を向上させなければならず、終端抵抗５３や第１〜第３抵抗５４〜５６の形状・重量が増加すると共にコストも高くなるという問題がある。

本発明は、上述のような課題を解決するためになされたもので、その目的は、小型軽量かつ低コストであり、過大な電力が印加されても破壊され難い半導体装置を得るものである。

本発明に係る半導体装置は、増幅用トランジスタと、増幅用トランジスタの入力端子に接続された電流制限回路とを備え、電流制限回路は、増幅用トランジスタに許容される最大電力より大きい電力が通過しないように電流を制限する。 本発明のその他の特徴は以下に明らかにする。

本発明により、小型軽量かつ低コストであり、過大な電力が印加されても破壊され難い半導体装置を得ることができる。

実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す回路図である。 増幅用トランジスタ１１は０．１ＧＨｚ以上１１０ＧＨｚ以下、例えば２．１ＧＨｚ帯の高周波で用いられる電界効果トランジスタである。 増幅用トランジスタ１１のゲート（入力端子）に電流制限回路１２が接続されている。 また、増幅用トランジスタ１１のソースは高周波的に接地され、ドレイン（出力端子）から出力信号が出力される。

電流制限回路１２は、保護トランジスタ１３と、保護トランジスタ１３のソースとゲートを接続する第１保護抵抗１４と、保護トランジスタ１３のドレインとゲートを接続する第２保護抵抗１５とを有する。

図２は、本発明の実施の形態１に係る半導体装置を示す上面図である。 半導体層に不純物を注入することで活性領域１６が形成されている。 この活性領域１６の内部がトランジスタとして機能する。 ソース電極１７及びドレイン電極１８が活性領域１６にオーミック接続されている。 このソース電極１７とドレイン電極１８の間にゲート電極１９が設けられている。 これらのソース電極１７，ドレイン電極１８及びゲート電極１９は、増幅用トランジスタ１１を構成する。

また、ソース電極２１及びドレイン電極２２が活性領域１６にオーミック接続されている。 このソース電極２１とドレイン電極２２の間にゲート電極２３が設けられている。 これらのソース電極２１，ドレイン電極２２及びゲート電極２３は、保護トランジスタ１３を構成する。 この保護トランジスタ１３のソース電極２１とゲート電極２３は金属膜からなる第１保護抵抗１４により接続され、ドレイン電極２２とゲート電極２３は金属膜からなる第２保護抵抗１５により接続されている。 また、保護トランジスタ１３のドレイン電極２２は増幅用トランジスタ１１のゲート電極１９に接続されている。

図３は、第１，第２抵抗の抵抗値を５０ｋΩとした場合における本発明の実施の形態１に係る電流制限回路の電圧・電流特性の計算結果を示す図であり、図４は電圧・抵抗特性の計算結果を示す図である。 電流制限回路１２の両端の電圧が０．４Ｖ以下の低電圧の場合には、電流制限回路１２は抵抗と同様な線形な電圧電流特性を示す。 ここでは、単位ゲート幅当りの抵抗値は約１．３Ωとなる。 即ち、電流制限回路１２を流れる電流が３００ｍＡ／ｍｍ以下の場合、電流制限回路１２は１．３Ωの抵抗として機能する。 一方、電流が３００ｍＡ／ｍｍを超えると電流制限回路１２の抵抗値は急激に大きくなり、４２０ｍＡ／ｍｍを超える電流は流れない。

こうして入力信号として過大な電力の高周波信号が入力された場合でも、電流制限回路１２は、増幅用トランジスタ１１に許容される最大電力より大きい電力が通過しないように電流を制限する。 従って、過大な電力が印加されても破壊され難い半導体装置を得ることができる。 また、上記の電流制限回路１２は、小型軽量かつ低コストに実現することができる。

図５は、最大電流が８６ｍＡの電流制限回路を増幅用トランジスタに接続した場合の入出力特性の計算結果を示す図である。 図６は、計算に用いた回路を示す回路図である。 入力及び出力にそれぞれ整合回路２６，２７を付加し、その外側から増幅用トランジスタ１１に給電する構成としている。 保護トランジスタ１３のゲート幅を０．２ｍｍとしている。 増幅用トランジスタ１１の最大電流は４００ｍＡであるため、電流制限回路１２は増幅用トランジスタ１１の最大電流の１／５に電流を制限する。

計算結果より、入力電力を５０ｄＢｍまで印加してもゲート電流が流れない。 これにより、従来は入力電力を２５ｄＢｍにすると増幅用トランジスタ１１は破壊されていたが、電流制限回路１２を設けたことにより、入力電力を５０ｄＢｍにしても増幅用トランジスタ１１は破壊されなくなった。 従って、増幅用トランジスタ１１の最大電流の１／５以下に電流を制限する電流制限回路１２を用いれば、過大な電力が印加されても破壊され難い半導体装置を得ることができる。

なお、インピーダンスＺｏが５０Ω、入力電力が５０ｄＢｍの場合に、電流制限回路１２に印加される電圧は±３５Ｖ程度となる。 従って、本実施の形態に係る半導体装置が機能するためには、保護トランジスタ１３のゲート・ドレイン間耐圧とゲート・ソース間耐圧が共に３５Ｖ以上である必要がある。 これはＧａＡｓ系トランジスタでも実現可能な値である。 ただし、保護トランジスタ１３としてＧａＮ系トランジスタを用いれば、例えば６０Ｖ以上といった更に高い耐圧を実現することができる。

図７は、最大電流が２６ｍＡの電流制限回路を増幅用トランジスタに接続した場合の入出力特性の計算結果を示す図である。 保護トランジスタ１３のゲート幅を０．０６ｍｍとしている。 増幅用トランジスタ１１の最大電流は４００ｍＡであるため、電流制限回路１２は増幅用トランジスタ１１の最大電流の１／１５に電流を制限する。 この電流制限回路１２は、図５の場合よりも電流を小さく制限するため、１６〜５０ｄＢｍの広い範囲の入力電力に対して出力電力を一定に制限するリミッタアンプとして機能する。

図８は、第１の抵抗値を５０ｋΩ，第２抵抗の抵抗値を１５０ｋΩとした場合における本発明の実施の形態１に係る電流制限回路の電圧・電流特性の計算結果を示す図であり、図９は電圧・抵抗特性の計算結果を示す図である。 このように第１，第２保護抵抗１４，１５の抵抗値が異なっても同様に電流を制限することができる。 しかし、電流制限回路１２の両端の電圧が正か負かによって電流値が非対称となる。 このため、高周波電力を印加すると波形の非対称性により直流成分がずれてくるという欠点がある。 従って、特にリミッタアンプとして一定の出力電力を得るには、第１，第２保護抵抗１４，１５の抵抗値を同じにして、電流制限回路１２に流れる電流が電流制限回路１２に印加される電圧の極性に対して対称になるようにすることが好ましい。

なお、増幅用トランジスタ１１のゲートの直近に電流制限回路１２を設ければ、両者の間に不要なＬＣの寄生成分が入らないので、電流制限回路１２の電流がそのまま増幅用トランジスタ１１のゲート電流となり、より高周波の電流を制限することができる。

また、本実施の形態では増幅用トランジスタとして電界効果トランジスタを用いたが、バイポーラ等の他のトランジスタを用いてもよい。 また、本実施の形態では増幅用トランジスタ１１としてソース接地型のトランジスタを用いたが、これに限らずゲート接地型のトランジスタを用いても良い。 この場合、増幅用トランジスタ１１のソースに電流制限回路１２を接続する。 また、位相器やスイッチなどの他の高周波回路の入力端子に同様な電流制限回路を接続すれば、その高周波回路を過大な電力から保護することができる。

実施の形態２．
図１０は、本発明の実施の形態２に係る半導体装置を示す回路図であり、図１１は、本発明の実施の形態２に係る半導体装置を示す上面図である。 電流制限回路１２は、ゲートを有しないダブルへテロ型ＰＨＥＭＴ(Pseudomorphic High Electron Mobility Transistor)のエピ構造に相当する電送線路モデル(TLM: Transmission Line Model)構造である。 その他の構成は実施の形態１と同様である。

図１２は、本発明の実施の形態２に係る電流制限回路を示す断面図である。 ｎ−ＧａＡｓ基板３１上に、バッファ層３２、ｎ−ＡｌＧａＡｓ層３３，ｉ−ＩｎＧａＡｓ層３４、ｎ−ＡｌＧａＡｓ層３５，ｉ−ＡｌＧａＡｓ層３６，ｉ−ＧａＡｓ層３７及びｎ−ＧａＡｓ層３８が順番に積層されている。 この半導体層に形成された活性領域に、それぞれ第１，第２電極３９，４０がオーミック接続されている。 即ち、ゲート電極を付加すればＰＨＥＭＴとなるエピ構造となっている。

図１３は、本発明の実施の形態２に係る電流制限回路の電圧・電流特性を示す図である。 図示のように、本実施の形態２に係る電流制限回路１２は、実施の形態１と同様な電流制限特性を有する。 従って、過大な電力が印加されても破壊され難い半導体装置を得ることができる。 また、実施の形態１よりも構造が簡単であり、チップ面積が小さいという利点もある。

また、長さＬ _ＴＬＭを増加すると、最大電流はあまり変わらないが、電流制限回路１２に印加される電圧が低い時の線形抵抗値が大きくなることが分かる。 入力電力が小さい時には抵抗が小さい方が通過損失を小さくでき、線形抵抗値は小さい方が望ましいため、長さＬ _ＴＬＭは短い方がよい。 一方、最大許容電力を大きくするためには電流制限回路１２の耐圧が高い方が望ましいため、長さＬ _ＴＬＭは長い方がよい。 これらのトレードオフにより最適な長さＬ _ＴＬＭが定まる。

また、図１４に示すように、第１電極３９と第２電極４０の間において、不純物注入により活性領域にｎ´層４１（高濃度領域）を形成することで、電界緩和して耐圧を上げることができる。 また、図１５に示すように、第１電極３９と第２電極４０の間において、活性領域にリセス４２を形成することで、耐圧を得ながら線形抵抗値を小さくすることができる。 また、半導体層としてＧａＮ層を用いることで、長さＬ _ＴＬＭを長くしないで線形抵抗値を小さくして耐圧を得ることができる。

なお、本実施の形態ではダブルへテロ型ＨＥＭＴのエピ構造を用いたが、ＨＦＥＴ(heterostructure field effect transistor)やＭＥＳＦＥＴ(Metal Semiconductor Field Effect Transistor)等の他のエピ構造を用いてもよい。

実施の形態３．
図１６は、本発明の実施の形態３に係る半導体装置を示す回路図である。 増幅用トランジスタ１１のドレイン（出力端子）に、整合回路２７を介して電流制限回路１２が接続されている。 この電流制限回路１２は、増幅用トランジスタ１１に許容される最大電力より大きい電力が通過しないように電流を制限する。 この電流制限回路１２の構成は、実施の形態１，２に係る電流制限回路１２と同様である。

これにより、出力側から過大な電力が戻ってきても、電流制限回路１２が電流制限するので、増幅用トランジスタ１１のドレインには過大な電力が印加されない。 従って、過大な電力が印加されても破壊され難い半導体装置を得ることができる。 また、従来必要であったアイソレータを省くことが可能となるので、小型軽量かつ低コスト化することができる。

なお、本実施の形態では整合回路２７の外側に電流制限回路１２を接続したが、整合回路２７の途中に接続してもよい。

実施の形態４．
図１７は、本発明の実施の形態４に係る半導体装置を示す回路図である。 １／４波長線路５１の一端は、整合回路２７及び電流制限回路１２ａを介して、増幅用トランジスタ１１のドレイン（出力端子）に接続されている。 電流制限回路１２ｂの一端は１／４波長線路５１の他端に接続され、電流制限回路１２ｂの他端は高周波的に接地されている。 この電流制限回路１２ａ，１２ｂの構成は、実施の形態１，２に係る電流制限回路１２と同様である。

実施の形態３では、出力端がショートや中間的なインピーダンスになっている場合に出力側からの戻り電力が通過しないようにできるが、出力インピーダンスがオープンでかつ増幅用トランジスタ１１の出力もオフになった場合には、電圧のみ印加されて電流が印加されないため増幅用トランジスタ１１が破壊される恐れがある。 これに対し、本実施の形態では、そのような電圧のみが印加される場合であっても、１／４波長線路５１に接続した電流制限回路１２ｂが電流を制限する。 従って、１／４波長線路５１により出力がショートされ、増幅用トランジスタ１１に過大な電圧が印加されるのを防ぐことができる。

実施の形態５．
図１８は、本発明の実施の形態５に係る半導体装置を示す回路図である。 電流制限回路１２の一端は終端抵抗５３に接続され、電流制限回路１２の他端は高周波的に接地されている。 この電流制限回路１２の構成は、実施の形態１，２に係る電流制限回路１２と同様である。 電流制限回路１２の線形抵抗値と終端抵抗５３の抵抗値Ｒとの和がインピーダンスＺｏに一致するよう設定されている。

終端抵抗５３に許容される最大電力をＰ _ｍａｘ （Ｗ）とすれば、電流制限回路１２に流れる電流Ｉ _ＴＬＭは以下の数式１で表される。

この条件を満足するように電流制限回路１２を設計すれば、電流制限回路１２は、終端抵抗５３に許容される最大電力Ｐ _ｍａｘより大きい電力が通過しないように電流を制限することができる。 例えば、抵抗が５０Ωで許容電力が１Ｗの終端抵抗５３に対して、電流制限回路１２の電流を０．１５７Ａにすれば、終端抵抗５３に印加される最大電力は１Ｗとなる。 この時、インピーダンスＺｏが５０Ωで１００Ｗの高周波電力が印加されると、電流制限回路１２の電圧は５０Ｖ程度である。 従って、電流制限回路１２の耐圧が５０Ｖ以上あれば、終端抵抗５３は焼損されない。 よって、過大な電力が印加されても破壊され難い半導体装置を得ることができる。 なお、本実施の形態では終端抵抗５３のインピーダンスＺｏを５０Ωとしたが、これに限らずどのようなインピーダンスでもよい。

実施の形態６．
図１９は、本発明の実施の形態６に係る半導体装置を示す回路図である。 第１，第２抵抗５４，５５が直列接続されている。 第３抵抗５６の一端は第１抵抗５４と第２抵抗５５の接続点に接続され、他端は高周波的に接地されている。 電流制限回路１２ａ，１２ｂが第１抵抗５４，第２抵抗５５に接続されている。 この電流制限回路１２ａ，１２ｂは、実施の形態１，２に係る電流制限回路と同様の構成を有し、第１〜第３抵抗５４〜５６に許容される最大電力より大きい電力が通過しないように電流を制限する。

これにより、過大な電力の高周波信号が入出力端子に印加されても電流制限回路１２ａ，１２ｂにより電流制限されるので第１〜第３抵抗５４〜５６が焼損され難くなる。 よって、過大な電力が印加されても破壊され難い半導体装置を得ることができる。

なお、第１〜第３抵抗５４〜５６の抵抗値は、電流制限回路１２ａ，１２ｂの線形抵抗を加えて所望の減衰量及び入出力インピーダンスが得られるように設定する。 また、電流制限回路１２ａ，１２ｂは何れか一方としてもよい。

実施の形態７．
図２０は、本発明の実施の形態７に係る半導体装置を示す回路図である。 複数の増幅用トランジスタ１１ａ〜１１ｃが並列接続されている。 この増幅用トランジスタ１１ａ〜１１ｃのゲート（入力端子）に複数の電流制限回路１２ａ〜１２ｃがそれぞれ接続されている。 各電流制限回路１２ａ〜１２ｃは、実施の形態１，２に係る電流制限回路と同様の構成を有し、対応する増幅用トランジスタ１１ａ〜１１ｃに許容される最大電力より大きい電力が通過しないように電流を制限する。

このように増幅用トランジスタごとに電流制限回路が設けられているので、複数の増幅用トランジスタをまとめて電流制限する場合に比べて、不要なＬＣの寄生成分を介することなく各増幅用トランジスタのゲートに流れる高周波電流を制限できる。 従って、ミリ波帯等の高い周波数であっても各増幅用トランジスタのゲートに流れる高周波電流を制限できる。 これにより、過大な電力が印加されても破壊され難いだけでなく、高い周波数でリミッタアンプとして使うことができる。

なお、本実施の形態では、増幅用トランジスタごとに電流制限回路を設けたが、２個以上の増幅用トランジスタごとに電流制限回路を設けてもよい。

実施の形態８．
図２１は、本発明の実施の形態８に係る半導体装置を示す回路図である。 増幅用トランジスタ１１のゲート（入力端子）に複数の電流制限回路１２ａ〜１２ｃが直列に接続されている。 この複数の電流制限回路１２ａ〜１２ｃは、実施の形態１，２に係る電流制限回路と同様の構成を有し、増幅用トランジスタ１１に許容される最大電力より大きい電力が通過しないように電流を制限する。

本実施の形態では３個の電流制限回路を直列接続しているので、各電流制限回路の３倍の電圧まで耐えることができる。 このため、より大きな電力が印加されても破壊され難い半導体装置を得ることができる。

なお、本実施の形態では３個の電流制限回路を設けたが、これに限らず、２個以上の電流制限回路を設ければよい。

本発明の実施の形態１に係る半導体装置を示す回路図である。

本発明の実施の形態１に係る半導体装置を示す上面図である。

第１，第２抵抗の抵抗値を５０ｋΩとした場合における本発明の実施の形態１に係る電流制限回路の電圧・電流特性の計算結果を示す図である。

第１，第２抵抗の抵抗値を５０ｋΩとした場合における本発明の実施の形態１に係る電流制限回路の電圧・抵抗特性の計算結果を示す図である。

最大電流が８６ｍＡの電流制限回路を増幅用トランジスタに接続した場合の入出力特性の計算結果を示す図である。

計算に用いた回路を示す回路図である。

最大電流が２６ｍＡの電流制限回路を増幅用トランジスタに接続した場合の入出力特性の計算結果を示す図である。

第１の抵抗値を５０ｋΩ，第２抵抗の抵抗値を１５０ｋΩとした場合における本発明の実施の形態１に係る電流制限回路の電圧・電流特性の計算結果を示す図である。

第１の抵抗値を５０ｋΩ，第２抵抗の抵抗値を１５０ｋΩとした場合における本発明の実施の形態１に係る電流制限回路の電圧・抵抗特性の計算結果を示す図である。

本発明の実施の形態２に係る半導体装置を示す回路図である。

本発明の実施の形態２に係る半導体装置を示す上面図である。

本発明の実施の形態２に係る電流制限回路を示す断面図である。

本発明の実施の形態２に係る電流制限回路の電圧・電流特性を示す図である。

本発明の実施の形態２に係る電流制限回路の変形例を示す断面図である。

本発明の実施の形態２に係る電流制限回路の変形例を示す断面図である。

本発明の実施の形態３に係る半導体装置を示す回路図である。

本発明の実施の形態４に係る半導体装置を示す回路図である。

本発明の実施の形態５に係る半導体装置を示す回路図である。

本発明の実施の形態６に係る半導体装置を示す回路図である。

本発明の実施の形態７に係る半導体装置を示す回路図である。

本発明の実施の形態８に係る半導体装置を示す回路図である。

従来の１段増幅器を示す回路図である。

従来の増幅器の２．１ＧＨｚにおける入出力特性の計算結果を示す図である。

従来の終端抵抗を示す回路図である。

従来のＴ型の減衰器を示す回路図である。

符号の説明

１１，１１ａ-１１ｃ 増幅用トランジスタ１２，１２ａ-１２ｃ 電流制限回路１３ 保護トランジスタ１４ 第１保護抵抗１５ 第２保護抵抗１６ 活性領域３９ 第１電極４０ 第２電極４１ ｎ´層（高濃度領域）
４２ リセス５１ １／４波長線路５３ 終端抵抗５４ 第１抵抗５５ 第２抵抗５６ 第３抵抗