プログラマブル低雑音増幅装置

本発明は、主として受信機のチューナに用いられる低雑音増幅に関するものであり、より詳しくは利得可変機能を有する低雑音増幅器に関するものである。

近年普及が進むデジタル放送は、高品質かつ多チャンネルのサービスを受信できるというメリットがあるほか、デジタル信号処理の特性を活かして移動体での受信性能の向上が期待される。 それに伴い、受信装置のチューナは、良好な受信信号から、入力レベルの低い信号まで、さまざまな状態の信号を受信する性能が要求されている。

また、受信機の小型化が進み、従来は別々の半導体集積回路として受信機に使われていたデジタル回路とアナログ回路を１つの半導体基板上に形成し、さらなる回路の集積化も実現化されている。 デジタル回路と同一チップ内で共存するアナログ回路であるチューナには、電源電圧の低電圧化が要求される。

さらにチューナには、受信信号から所望の周波数の信号を分離する周波数変調機能や変調された信号から元信号を取り出す復調機能を有するが、さまざまな状態の入力信号を復調するためには、最初の入力段の低雑音増幅装置に、低雑音、低い相互変調歪といった性能を有することも必要とされる。

電源電圧の低電圧化の１つの方法として、トランジスタの縦積み段数を減らすことが考えられる。 図１０は、シリコンバイポーラを用いて実現された利得可変増幅器である。 この回路では電流源Ｉ１０００とＩ１００１のトランジスタを考慮すると３段積みで構成されている。

この回路では、Ｑ１０００とＱ１００１のトランジスタで差動増幅し、その出力をＱ１００２からＱ１００５の４つのトランジスタで振り分け、出力端Ｖｏｕｔ＋とＶｏｕｔ−から電圧として出力している。

しかし、図１０の回路では利得の変更をアナログ電圧Ｖｃｏｎ＋とＶｃｏｎ−で行なっている。 従って正確な制御が容易でない。 そこで、この回路の改良型として提案されたのが図１１であり、それぞれの増幅器は図１２のような差動増幅回路である。 この増幅器は出力が差動出力で変調歪にも強く、利得の切換を増幅器の選択という形で行なっているために、デジタル回路と同一チップ内に設けられるチューナとしては望ましい形であるといえる（特許文献１参照）。 また、複数増幅器を適宜選択して連結したうえで、全体の利得を調整する発明も提案されている（特許文献２参照）。

信号増幅における歪の低減という観点では、不平衡信号を平衡信号に変換するという手法が考えられる。 図１３には、従来提案されているアクティブ・バランの回路を示す（特許文献３参照）。 不平衡信号は入力端Ｖｉｎから入力されエミッタとコレクタからの平衡出力はＱ１１０１とＱ１１０２の差動増幅回路で精度の高い平衡信号となりＶｏｕｔ１とＶｏｕｔ２から出力される。

特開平９−３２１５７７号公報

特開平９−２８４０６８号公報

特開平１０−２０９８１３号公報

デジタル機器が小型化されるに従い、チップ面積は減少するので、高集積化の一方で回路面積を小さくする構成が望まれる。 従って、不平衡信号を平衡信号に変換し、利得調整も可能な低雑音増幅器もできるだけ少ない回路面積で実現することが望まれている。

ここで、上記の図１１と図１３のアクティブ・バラン回路を結合することで、平衡信号を出力できる利得可変増幅器は実現可能である。 しかし、図１３のアクティブ・バラン回路は入力段のトランジスタをエミッタフォロアとしているために、入力インピーダンスを低くすることができず、また入力インピーダンスの整合をとるのも困難である。 このことは、ＮＦの増大にもつながる。

また、図１１の可変増幅器は、図１２の差動増幅回路を用いる。 この差動増幅回路は入力が２つのトランジスタのベースに入力するために、高周波帯域での利得が急速に劣化してしまうという課題を有する。

さらに、図１１の可変増幅器は予め用意した利得の異なる増幅器から択一的に選択することで全体の利得を変化させるので、調整したい利得の数だけ増幅器を用意しなければならない。 また、回路全体の出力としては、増幅器毎に差動出力の中心電圧が決まるので、一定の電圧を中心として上下対称の可変出力を得るのは困難である。

一方特許文献２のような構成であれば、用意した増幅器の数以上の利得の種類を得る事はできるが、これでは平衡出力をどのようにして得るのかという問題が残る。

本発明はかかる課題を解決するために想到されたもので、低ノイズと高周波特性を有しており、動作状態のトランジスタの縦積み段数を３段より減らし、デジタル信号による制御で利得制御ができ、さらに不平衡−平衡変換機能を有し、一定電圧を中心とした平衡な可変出力を得る事ができるプログラマブル増幅装置を提供するものである。

本発明は上記のような要請および課題に鑑みて想到されたものである。 すなわち、図１０に示した従来のように信号増幅を行ってから信号の分配し、増幅器全体のゲインを変えるのではなく、信号加算を行う増幅器と信号減算を行う増幅器を複数ならべ、それらを適宜動作させることで、増幅器全体のゲインを可変させる。

具体的には本発明における第1の局面は、
入力信号が入力される入力端子と、
前記入力端子に接続され、それぞれが同相側出力端子と逆相側出力端子を有する複数の増幅器と、
第１の負荷を介して電源電圧に接続された第１の出力端子と、
第２の負荷を介して前記電源電圧に接続された第２の出力端子と、
前記複数の増幅器のうちの少なくとも１つ以上の増幅器であって 前記同相側出力端子が前記第1の出力端子に接続され、
前記逆相側出力端子が前記第２の出力端子に接続された固定増幅器と、
前記増幅器のうちの前記固定増幅器以外の各増幅器の前記同相側出力端子と逆相側出力端子のそれぞれを、
前記第１の出力端子と前記第２の出力端子に接続するか、
前記第２の出力端子と前記第１の出力端子に接続するか、
または、いずれにも接続しないか、
のうちの少なくとも１つを前記各増幅器毎に選択するスイッチ部とを含み、
前記複数の増幅器に属する個々の増幅器は、
同相側増幅回路と逆相側増幅回路からなり、
前記同相側増幅回路は１の同相増幅トランジスタからなり、
前記同相増幅トランジスタのソースは前記入力端子に接続され、
前記同相増幅トランジスタのゲートはバイアス電源に接続され、
前記同相増幅トランジスタのドレインは前記同相側出力端子に接続されており、
前記逆相側増幅回路はカスコード接続された入力側と出力側の２つのトランジスタからなり、
前記入力側のトランジスタのソースは接地され、
前記入力側のトランジスタのゲートは前記入力端子に接続され、
前記入力側のトランジスタのドレインは前記出力側のトランジスタのソースに接続され、
前記出力側のトランジスタのゲートは前記バイアス電源に接続され、
前記出力側のトランジスタのドレインは前記逆相側出力端子に接続されたプログラマブル低雑音増幅装置を提供する。

また、本発明の第2の局面は、
前記個々の増幅器の逆相側増幅回路の前記入力側トランジスタは、少なくとも２以上の前記増幅器で共通である第１の局面のプログラマブル低雑音増幅装置を与えるものである。

また、本発明の第３の局面は、
前記固定増幅器の利得は、他の前記増幅器の利得のより大きい第１の局面または第２の局面のいずれかに記載されたプログラマブル低雑音増幅装置を与えるものである。

また、本発明の第４の局面は、
前記個々の増幅器の逆相側増幅回路の前記入力側トランジスタのドレインに電流源が接続された第１の局面または第２の局面のいずれかに記載されたプログラマブル低雑音増幅装置を与えるものである。

また、本発明の第５の局面は、
前記電流源を動作させるかオフにするかを選択するスイッチを有する第４の局面のプログラマブル低雑音増幅器を与えるものである。

また、本発明の第６の局面は、
前記入力端子に接続される前段増幅器を有する第１または第２の局面のいずれかのプログラマブル低雑音増幅装置を与える。

また、本発明の第７の局面は、
前記前段増幅器は、
信号が入力される前段入力端子と、
前記入力端子に接続されたインダクタンスと、
ゲートは前記前段入力端子に接続され、
ソースはインダクタンスを介して接地され、
ドレインは前記入力端子に接続されたトランジスタを含む第６の局面のプログラマブル低雑音増幅装置を与える。

また、本発明の第８の局面は、
前記前段増幅器は、
信号が入力される前段入力端子と、
入力端子が前記前段入力端子に接続され、出力端子が前記プログラマブル低雑音増幅装置の前記入力端子に接続された固定前段増幅回路と、
入力端子が前記前段入力端子に接続され、出力端子が前記固定前段増幅回路の出力端子に接続された利得可変用前段増幅回路と、
前記固定前段増幅回路の出力端子に接続した前段増幅器内定電流回路と、
前記利得可変用前段増幅回路か前記前段増幅器内定電流回路のいずれかを動作状態に選択する前段増幅器内スイッチを含む第６の局面のプログラマブル低雑音増幅装置を与える。

また、本発明の第９の局面は、
入力信号が入力される入力端子と、
第１の負荷を介して電源電圧に接続された第１の出力端子と、
第２の負荷を介して前記電源電圧に接続された第２の出力端子と、
前記入力端子に接続され、
前記第１の出力端子に接続された同相側出力端子と、前記第２の出力端子に接続された逆相側出力端子を有する少なくとも１つ以上の増幅器からなる第1の増幅器群と、
前記入力端子に接続され、
前記第２の出力端子に接続された同相側出力端子と、前記第１の出力端子に接続された逆相側出力端子を有する少なくとも１つ以上の増幅器からなる第２の増幅器群と、
前記第１の増幅器群と前記第２の増幅器群に属する増幅器のうち常に動作状態にある少なくとも１つ以上の固定増幅器と、
前記第１の増幅器群と前記第２の増幅器群に属する増幅器のうち前記固定増幅器以外の増幅器を動作状態か非動作状態に選択するスイッチ部とを含み、
前記第１の増幅器群または前記第２の増幅器群に属する個々の前記増幅器は、
同相側増幅回路と逆相側増幅回路からなり、
前記同相側増幅回路は１の同相増幅トランジスタからなり、
前記同相増幅トランジスタのソースは前記入力端子に接続され、
前記同相増幅トランジスタのゲートはバイアス電源に接続され、
前記同相増幅トランジスタのドレインは前記同相側出力端子に接続されており、
前記逆相側増幅回路はカスコード接続された入力側と出力側の２つのトランジスタからなり、
前記入力側のトランジスタのソースは接地され、
前記入力側のトランジスタのゲートは前記入力端子に接続され、
前記入力側のトランジスタのドレインは前記出力側のトランジスタのソースに接続され、
前記出力側のトランジスタのゲートは前記バイアス電源に接続され、
前記出力側のトランジスタのドレインは前記逆相側出力端子に接続されたプログラマブル低雑音増幅装置を与える。

また、本発明の第１０の局面は、
前記増幅器の逆相側増幅回路の前記入力側トランジスタは、少なくとも２以上の前記増幅器で共通である第９の局面のプログラマブル低雑音増幅装置を与える。

また、本発明の第１１の局面は、
前記個々の固定増幅器の利得は、他の前記増幅器の利得のより大きい第９または第１０の局面のいずれかのプログラマブル低雑音増幅装置を与える。

また、本発明の第１２の局面は、
前記個々の増幅器の逆相側増幅回路の前記入力側トランジスタのドレインに電流源が接続された第９または第１０の局面のいずれかのプログラマブル低雑音増幅装置を与える。

また、本発明の第１３の局面は、
前記電流源を動作させるかオフにするかを選択するスイッチを有する第１２の局面のプログラマブル低雑音増幅器を与える。

また、本発明の第１４の局面は、
前記入力端子に接続される前段増幅器を有する第９または第１０の局面のいずれかのプログラマブル低雑音増幅装置を与える。

また、本発明の第１５の局面は、
前記前段増幅器は、
信号が入力される前段入力端子と、
前記入力端子に接続されたインダクタンスと、
ゲートは前記前段入力端子に接続され、
ソースはインダクタンスを介して接地され、
ドレインは前記入力端子に接続されたトランジスタを含む第１４の局面のプログラマブル低雑音増幅装置を与える。

また、本発明の第１６の局面は、
前記前段増幅器は、
信号が入力される前段入力端子と、
前記前段入力端子に接続され、出力端子を前記プログラマブル低雑音増幅装置の前記入力端子に接続した固定前段増幅回路と、
前記前段入力端子に接続され、出力端子を前記固定前段増幅回路の出力端子に接続した利得可変用前段増幅回路と、
前記固定前段増幅回路の出力端子に接続した前段増幅器内定電流回路と、
前記利得可変用前段増幅回路か前記前段増幅器内定電流回路のいずれかを動作状態に選択する前段増幅器内スイッチを含む第１４の局面のプログラマブル低雑音増幅装置を与える。

また、本発明の第１７の局面は、
入力端子と、
前記入力端子にコンデンサを介して接続され接地方向に電流を流す定電流源と、
第１の抵抗を介して電源電圧に接続された第１の出力端子と、
第２の抵抗を介して前記電源電圧に接続された第２の出力端子と、
制御電圧を入力する第１及び第２の利得調整端子と、
第１から第５までの５つのトランジスタを有し、
前記第１のトランジスタは、
ベースが前記コンデンサを介して前記入力端子に接続され、
エミッタが接地され、
コレクタが前記第２のトランジスタのエミッタに接続され、
前記第２のトランジスタは、
ベースが前記第１の利得調整端子に接続され、
エミッタが前記第１のトランジスタのコレクタに接続され、
コレクタが前記第２の出力端子に接続され、
前記第３のトランジスタは、
ベースが前記第２の利得調整端子に接続され、
エミッタが前記第１のトランジスタのコレクタに接続され、
コレクタが前記第１の出力端子に接続され、
前記第４のトランジスタは、
ベースが前記第２の利得調整端子に接続され、
エミッタが前記第１のトランジスタのベースに接続され、
コレクタが前記第２の出力端子に接続され、
前記第５のトランジスタは、
ベースが前記第１の利得調整端子に接続され、
エミッタが前記第１のトランジスタのベースに接続され、
コレクタが前記第１の出力端子に接続されている利得可変増幅装置を与える。

本発明は、信号を増幅してから分配するのではなく、複数の増幅器を適宜動作させて増幅器全体のゲインを可変させる。 従って、信号分配のための回路を省略することができる。 その結果、能動動作をする、つまりスイッチングを含まないトランジスタの縦積み段数を２段にすることができる。

また、上記のように、増幅器の出力信号を加算、減算することによって利得を調整する構成にしたので、ゲインを小さくしたときのＮＦ（Ｎｏｉｓｅ Ｆｉｇｕｒｅ）の増加を抑制することができる。 すなわち、増幅器の動作点を調製してゲイン調整を行うのではなく、予め用意した増幅器のＯＮ／ＯＦＦによってゲインの調製を行うため、各増幅器をＮＦの観点で適した動作点において動作させることができる。 従って、NFの低減にとっても有効となる。

複数の増幅器の出力の加算と減算を組み合わせることは、また出力電圧の平均値を一定に保つ事も可能にする。 従って、次段の処理回路のバイアス電圧にする回路設計が可能になり、直流カットのコンデンサを省略することができる。 これは集積回路においては回路面積を減らす事につながり、より小型化が可能になる。 さらに、予め用意する増幅器の数以上の利得設定が可能になる。 また、増幅器は、ゲート接地若しくはカスコード接続したトランジスタ回路を用いるため高周波まで一定の利得が得られる。

また、前段増幅器には、前段入力端子と固定前段増幅回路の最初のトランジスタ回路に、インダクタンス素子を用いることで、トランジスタのゲートとソース間の寄生容量を利用したインピーダンスマッチングを行い、入力インピーダンスを小さくすることができる。 これはＮＦを低下させるという効果も生む。

また、アクティブ・バランにおける定電流回路をソース・ディジェネレーション増幅器に置き換えたので、この部分でも増幅器のNFを下げることができる。 さらに、ソース・ディジェネレーション増幅器は、元々定電流回路が使用していた電力であるので、新たな消費電力を要しない。 以上のように、本発明の低雑音増幅器は、利得調整機能を有し、低電圧で動作させることができる。

実施の形態１のプログラマブル低雑音増幅装置の構成を示す図である。

実施の形態２のプログラマブル低雑音増幅装置の構成を示す図である。

実施の形態３のプログラマブル低雑音増幅装置の構成を示す図である。

実施の形態３のプログラマブル低雑音僧服装置のスイッチ部の具体的回路の構成を示す図である。

実施の形態４の前段増幅器の構成を示す図である。

実施の形態５のプログラマブル低雑音増幅装置の構成を示す図である。

実施の形態６のプログラマブル低雑音増幅装置の構成を示す図である。

実施の形態７のプログラマブル低雑音増幅装置の構成を示す図である。

実施の形態８のバイポーラトランジスタを用いたプログラマブル低雑音増幅装置の構成を示す図である。

従来の利得可変増幅器の構成を示す図である。

従来のデジタル信号で利得を変化させる増幅器の構成を示す図である。

図１１の個々の増幅回路を示す図である。

従来のアクティブ・バラン回路を示す図である。

符号の説明

１ 低雑音増幅器 ２ 低雑音増幅器 Ｑ２ トランジスタ Ｑ３１〜Ｑ５７ トランジスタ Ｌ１〜Ｌ２ インダクタンス Ｃ１ コンデンサ Ｓ１１〜Ｓ４２ スイッチ Ｓ１４１〜Ｓ１５２ スイッチ Ｃ１１からＣ２２ 制御信号 Ｒ１〜Ｒ２ 抵抗 ＲＢ１ 抵抗

（実施の形態１）
本明細書の説明においては、増幅素子としてＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いるが、バイポーラトランジスタも用いることができる。 従って、ゲート、ドレイン、ソースはバイポーラトランジスタでは、ベース、コレクタ、エミッタと読み替える。 また、トランジスタは「Ｑ」、インダクタンスは「Ｌ」、コンデンサは「Ｃ」、抵抗は「Ｒ」というアルファベットの後ろに数字をつけて表し、アルファベットと数字だけで、その素子を特定する。 例えば、コンデンサＣ１０００は単に「Ｃ１０００」という場合もある。

図１に本発明のプログラマブル低雑音増幅装置１の構成を示す。 図１は、前段増幅器Ａ１がついている状態を示している。 まず、前段増幅回路を説明する。

前段入力端子ＩＮ１の後にインダクタンスＬ１とコンデンサＣ１が直列に接続されている。 コンデンサＣ１の出力はトランジスタＱ１のゲートに入力され、また、トランジスタＱ１のゲートは抵抗ＲＢ１を介して電圧ＶＢ２でバイアスされている。 トランジスタＱ１のソースはインダクタンスＬ２を介して接地されている。

前段入力端子ＩＮ１からトランジスタＱ１までが前段増幅器で、ソース・ディジェネレーション増幅回路になっている。 インダクタンスのＬ１とＬ２は、入力インピーダンスの整合を行なうためのものである。 Ｌ１とＬ２およびＱ１のゲートとソースの間の浮遊容量を利用して入力インピーダンスの整合をとることができ、入力インピーダンスを低く抑えることができる。 これは前段増幅器Ａ１とプログラマブル低雑音増幅装置１を合わせた全体のＮＦの改善に効果がある。

入力信号はこのソース・ディジェネレーション増幅回路で増幅されたのち、トランジスタＱ１のドレインから電流信号として出力される。 従って前段増幅器の出力端子となる前段出力端子ＰＯＵＴはＱ１のドレインである。

次にプログラマブル低雑音増幅装置１の構成を説明する。 プログラマブル低雑音増幅装置の入力端子ＩＮ２は、前段出力端子であるＱ１のドレインに接続される。 従って、前段増幅器の出力が入力信号として入力端子ＩＮ２から入力される。 プログラマブル低雑音増幅装置は、複数の増幅器が並列に接続されており、それぞれの増幅器の出力は、スイッチによって出力先を変更できるようになっている。

例えば１つの増幅器は、Ｑ３４とＱ４４とＱ２からなり、この増幅回路の出力の切換スイッチはＳ８６とＳ９６である。 今これらの素子によって構成される増幅器を増幅器４と呼ぶ。 この増幅器４はＱ３４とＱ２、Ｑ４４が対になる構成である。 なお、トランジスタＱ５１とＱ４８は、入力信号が小さい場合に使用する回路であり、後ほど説明する。

増幅器４の説明
本発明のプログラマブル低雑音増幅器は、複数の増幅器が入力信号に対して並列にならんでいる。 そこで、まず１つの増幅器について構成と動作を説明する。 ゲート接地されたＱ３４は入力された信号を同相増幅し、ソース接地されたＱ２とゲート接地されたＱ４４はカスコード接続されており、このＱ２とＱ４４の２つのトランジスタで入力信号を逆相増幅する。 ここで、同相増幅とは、入力信号と同じ位相で信号が増幅されるという意味であり、逆相増幅とは入力信号の位相が反転されて増幅されるという意味である。

入力信号は、Ｑ３４とＱ２によって同相と逆相の信号に分けられるので、この部分で非平衡信号は平衡信号へ変換される。 すなわち、アクティブ・バランを構成している。 出力は同相側の出力がＱ３４のドレインから、また逆相側の出力はＱ４４のドレインから得る。

より詳細な接続関係は以下の通りである。 Ｑ３４は、ゲートがバイアス電圧ＶＢ１に接続されている。 Ｑ３４のソースは入力端子ＩＮ２に接続されており、ドレインはスイッチＳ８６を介して、出力端子ＯＵＴ１か出力端子ＯＵＴ２に接続される。 出力端子ＯＵＴ１は抵抗Ｒ１を介して電源電圧Ｖｄｄに接続されている。 また出力端子ＯＵＴ２は抵抗Ｒ２を介して電源電圧Ｖｄｄに接続されている。

以上のような構成の回路は以下のように動作する。 前段入力端子ＩＮ１に信号が入力されると、信号はＱ１のゲートに入力され、その信号に応じて電流がＱ１のドレインからソースに流れる。 この電流はＩＮ２の入力信号であり、Ｑ３４のソースに流れる電流を増加させる。 すなわち、ドレイン−ソース間の電流が増加する。

スイッチＳ８６が出力端子ＯＵＴ１に接続されているとすると、抵抗Ｒ１を流れる電流が増加するので、出力端子ＯＵＴ１は電位が下降する。 Ｑ３４のドレインがＳ８６によって出力端子ＯＵＴ２に接続されている場合は、同じように出力端子ＯＵＴ２の電位が下降する。 すなわち、Ｑ３４を中心とするこの回路は、入力端子ＩＮ２に入力された信号を同相増幅する回路である。 この同相側増幅回路の出力となる同相側出力端子はＱ３４のドレインである。 以後同じ機能若しくは構成の回路を、同相側増幅回路と呼ぶ。

Ｑ２はゲートが入力端子ＩＮ２に接続されており、ソースは接地されている。 またドレインはＱ４４のソースに接続されている。 Ｑ４４のゲートは、バイアス電圧ＶＢ１に接続されている。 Ｑ４４のドレインは、スイッチＳ９６を介して出力端子ＯＵＴ１か出力端子ＯＵＴ２に接続されている。 すなわち、Ｑ２とＱ４４はカスコード接続されている。 ここでＱ２は入力側トランジスタ、Ｑ４４は出力側トランジスタと呼ぶ。

以上のような構成の回路は以下のように動作する。 前段入力端子ＩＮ１に信号が入力されると入力端子ＩＮ２からグランドに対して電流が流れるのは同相側増幅回路の場合とおなじである。 従って、Ｑ２のゲートからグランドに対して電流が流れる。 これによってＱ２のドレインからソースに流れる電流は減少する。 Ｑ２のドレインはＱ４４のソースに接続されているので、Ｑ４４のドレイン−ソース間の電流が減少する。

スイッチＳ９６が出力端子ＯＵＴ２に接続されているとすると、抵抗Ｒ２を流れる電流が減少するので、出力端子ＯＵＴ２は電位が上昇する。 Ｑ４４のドレインがＳ９６によって出力端子ＯＵＴ１に接続されている場合は、同じように出力端子ＯＵＴ１の電位が上昇する。 すなわち、Ｑ２とＱ４４によるこの回路は、入力端子ＩＮ２に入力された信号を逆相増幅する回路である。 この逆相側増幅回路の出力となる逆相側出力端子はＱ４４のドレインである。 以後同じ構成の回路を、逆相側増幅回路と呼ぶ。

このようにトランジスタを接続することで、同相側のトランジスタの積み重ねは、Ｑ３４とＱ１の２つであり、逆相側の積み重ねもＱ４４とＱ２の２つでよい。 従って、コレクタ−エミッタ間に印加するために必要な電源電圧Ｖｄｄは、従来提案されていた３つの場合より低くてよい。

ここでスイッチＳ８６とＳ９６は、連動した動作を行う。 具体的には、Ｓ８６が出力端子ＯＵＴ１に接続された場合は、Ｓ９６は出力端子ＯＵＴ２へ接続され、Ｓ８６が出力端子ＯＵＴ２へ接続した場合は、Ｓ９６は出力端子ＯＵＴ１へ接続される。 すなわち、増幅器４の同相側増幅回路の出力点である同相側出力端子と逆相側増幅回路の出力点である逆相側出力端子は、それぞれ、出力端子ＯＵＴ１かＯＵＴ２のどちらかに接続される。 そして、この切換は制御信号Ｃ１１によって制御される。

増幅回路４の動作をまとめると、以下のようになる。 まず制御信号Ｃ１１によってスイッチＳ８６は出力端子ＯＵＴ１へ、スイッチＳ９６は出力端子ＯＵＴ２に接続されたとする。 入力端子ＩＮ２に信号が入力されると、同相側増幅回路の出力端子になっている出力端子ＯＰＵＴ１には、入力信号と同相で増幅された信号が出力される。

一方逆相側増幅回路の出力端子になっている出力端子ＯＵＴ２には、入力信号と逆相で増幅された出力が出力される。 ここで、Ｑ３４とＱ４４の形状（ゲート長やゲート幅）を同一にするなど、いくつかの条件を満たすように作成しておけば、出力端子ＯＵＴ１と出力端子ＯＵＴ２は同じ電圧だけ上昇、下降を行い、差動出力を得る事ができる。 スイッチＳ８６とＳ９６の接続が逆になった場合は、ＯＵＴ１の電圧は下降し、ＯＵＴ２の電圧は上昇する。

また、図１では、スイッチＳ８６とＳ９６は出力端子ＯＵＴ１かＯＵＴ２へ必ず接続することになっているが、どちらにも接続せず、どちらも開放か、どちらもグランドに接続するといった接続先を有していても良い。 この場合は、増幅器４の同相側増幅器、逆相側増幅器のいずれも出力端子ＯＵＴ１とＯＵＴ２の間の電位差への寄与はゼロとなる。

３つの増幅器の関係
プログラマブル低雑音増幅装置１は増幅器４と基本的に同じ構成の増幅器が３つ並列に接続されている。 具体的には、Ｑ３４とＱ２、Ｑ４４とスイッチＳ８６、Ｓ９６からなる増幅器４、Ｑ３２とＱ２、Ｑ４２とスイッチＳ８５、Ｓ９５からなる増幅器２、Ｑ３１とＱ２、Ｑ４１からなる増幅器１である。

それぞれの増幅器ではＱ２は共通になっている。 増幅器毎にＱ２を設けてもよいが、Ｑ２を共通にしたほうが、ノイズの点で有利である。 また、増幅器１にはスイッチがなく、Ｑ３１とＱ４１のゲートは常にバイアス電圧ＶＢ１に接続されている。 すなわち、増幅器１は常に動作している。 そこで増幅器１は固定増幅器と呼ぶ。 そして固定増幅器以外の並列に接続された増幅器を利得可変用増幅器と呼ぶ。 固定増幅器は常に出力端子ＯＵＴ１とＯＵＴ２に接続されている点を除けば、利得変換用増幅器と構成等は同じである。 また、それぞれの利得可変用増幅器の出力先を切り替えるスイッチＳ８５乃至Ｓ９５をスイッチ部と呼ぶ。 スイッチ部は増幅器１、２および４の同相側出力端子と逆相側出力端子を出力端子ＯＵＴ１かＯＵＴ２へ排他的に接続する。 また、これらの接続は増幅器毎に行われる。 なお、ここで「排他的に接続する」とは、同相側出力端子を出力端子ＯＵＴ１に接続した時には、逆相側出力端子を必ず出力端子ＯＵＴ２へ接続し、同相側出力端子を出力端子ＯＵＴ２に接続した時には、逆相側出力端子を必ず出力端子ＯＵＴ１へ接続することをいう。

固定増幅器は常に動作しているので、入力信号の固定増幅器による増幅出力は常に出力端子ＯＵＴ１とＯＵＴ２の間の電圧として出力される。 固定増幅器の同相側増幅回路の出力であるＱ３１のドレインは出力端子ＯＵＴ１へ、逆相側増幅回路の出力であるＱ４１のドレインは出力端子ＯＵＴ２へ接続されている。

そこで、増幅器２と４の出力は、それぞれの同相側増幅回路と逆相側増幅回路の出力が、固定増幅器の出力端子への接続と同じ接続である場合は、固定増幅器の利得に利得を加算する。 すなわち、プログラマブル低雑音増幅装置全体の利得を大きくする。 一方、固定増幅器の出力端子への接続と逆に接続する場合は固定増幅器の利得から利得を減算する。 すなわち、プログラマブル低雑音増幅装置全体の利得を小さくする。

すなわち、制御信号Ｃ１１によってスイッチＳ８６が出力端子ＯＵＴ１へ接続し、スイッチＳ９６が出力端子ＯＵＴ２へ接続されると、増幅器４は加算機能増幅器となる。 固定増幅器の同相側増幅回路の出力が接続されている出力端子ＯＵＴ１に同相側増幅回路の出力であるＱ３４のドレインが接続され、固定増幅器の逆相側増幅回路の出力が接続されている出力端子ＯＵＴ２に逆相側増幅回路の出力であるＱ４４のドレインが接続されるからである。

反対にスイッチＳ８６が出力端子ＯＵＴ２へ接続され、スイッチＳ９６が出力端子ＯＵＴ１へ接続されると、増幅器４は減算機能増幅器となる。 固定増幅器の同相側増幅回路の出力が接続されている出力端子ＯＵＴ１に逆相側増幅回路の出力であるＱ４４のドレインが接続され、固定増幅器の逆相側増幅回路の出力が接続されている出力端子ＯＵＴ２に同相側増幅回路の出力であるＱ３４のドレインが接続されるからである。

増幅器２も同様に制御信号Ｃ２１によって、スイッチＳ８５が出力端子ＯＵＴ１に接続され、スイッチＳ９５が出力端子ＯＵＴ２に接続された場合は加算機能増幅器となる。 一方、制御信号Ｃ２１によって、スイッチＳ８５が出力端子ＯＵＴ２に接続され、スイッチＳ９５が出力端子ＯＵＴ１に接続された場合は減算機能増幅器となる。

このように各増幅器が接続されることで、プログラマブル低雑音増幅装置１全体としての利得をスイッチ部の切り替え、すなわち制御信号Ｃ１１とＣ２１によって調節することができる。 例えば、スイッチＳ８５を出力端子ＯＵＴ１へ、スイッチＳ９５を出力端子ＯＵＴ２へ接続し、スイッチＳ８４を出力端子ＯＵＴ１へ、スイッチＳ９４を出力端子ＯＵＴ２へ接続すると、増幅器２および増幅器４は加算機能増幅器となる。 すると、プログラマブル低雑音増幅装置１全体としては、固定増幅器と増幅器２と増幅器４のそれぞれの利得の和を有する利得の増幅装置となる。

一方、スイッチＳ８５を出力端子ＯＵＴ２へ、スイッチＳ９５を出力端子ＯＵＴ１へ接続し、スイッチＳ８４を出力端子ＯＵＴ２へ、スイッチＳ９４を出力端子ＯＵＴ１へ接続すると、増幅器２および増幅器４はともに減算機能増幅器となる。 すると、プログラマブル低雑音増幅装置１全体としては、固定増幅器の利得から増幅器２と増幅器４のそれぞれの利得を引いた利得の増幅装置となる。 すなわち、プログラマブル低雑音増幅装置は、制御信号Ｃ１１とＣ２１によって利得を可変できる増幅装置となる。

また、利得を加算する場合は、同相側増幅回路の出力同士、逆相側増幅回路の出力同士を接続し、利得を減算する場合は、同相側増幅回路の出力と逆相側増幅回路の出力同士、および逆相側増幅回路の出力と同相側増幅回路の出力同士を接続する。 従って、出力端子ＯＵＴ１とＯＵＴ２の出力は常に一定の電圧を中心として電位差が増減することとなる。 この中心電圧は、プログラマブル低雑音増幅装置１の次段の処理回路においてバイアス電位として利用する事ができ、次段の処理回路の間に配置する直流カットのためのコンデンサを省略する事ができるという効果を生み出す。 なお、すでに述べたように同相側増幅回路の出力点は同相側出力端子であり、逆相側増幅回路の出力点は逆相側出力端子である。

また、このように複数の増幅器を並列にならべ、適宜出力先を切り替える構成にしたので、増幅した信号を分配するだけの回路が不要となる。 従って、トランジスタの縦積み段数を減らすことができる。 また、増幅器をスイッチ切り替えすることで利得を変えているので、利得切り替えにともない電源電圧を上げる必要がない。 また、信号を逆相加算することにより利得を切り替えているので、利得を低下させたときのＮＦの増加をある程度抑えることができる。

各増幅器は、トランジスタのゲート幅の設計によって利得を設定することができる。 今、固定増幅器の利得をＡ１、増幅器２の利得をＡ２、増幅器４の利得をＡ４とする。 そして、増幅器２および４が加算機能増幅器として動作する場合はプラス（＋）の利得で表し、減算機能増幅器として動作する場合はマイナス（−）の利得で表すことにする。

以上のように各増幅器の利得を設定すると、プログラマブル低雑音増幅器１の利得は、いくつかの利得に変更することができる。 その組合せは、利得Ａ２、Ａ４について、プラスかマイナスかの２通りがあるので、４通りである。 利得Ａ１は固定増幅器の利得であるので常に選択されている。

さて、チューナにおけるプログラマブル低雑音増幅装置１としては、できるだけ等間隔の利得制御ができれば、受信信号に応じた対応が可能となるため、制御も簡単に行なえ好ましい。 ここで、等間隔とは、デシベル換算で等間隔であればより好ましい。 そこで、本発明のプログラマブル低雑音増幅器１は、上記のような構成にした上にさらに、利得Ａ１は、Ａ２とＡ４の和より大きい設定とする。 また、Ａ２の利得はＡ４より大きくする。

このように設定することで最も大きな利得から最も小さい利得までを細かく利得調整することができる。 例えばＡ１の利得を５、Ａ２を３、Ａ４を１とする。 プログラマブル低雑音増幅器１の利得可変増幅器全体として最も大きな利得は、Ａ１＋Ａ２＋Ａ４＝５＋３＋１＝９となる。 以下、Ａ１＋Ａ２−Ａ４＝５＋３−１＝７、Ａ１−Ａ２＋Ａ４＝５−３＋１＝３、そして最も小さな利得は、Ａ１−Ａ２−Ａ４＝５−３−１＝１である。

また、上記の説明では、増幅器２および増幅器４は、加算機能増幅器か減算機能増幅器の二者択一としたが、すでに説明したように出力に寄与しないようにしてもよい。 具体的には増幅器２および増幅器４の同相側増幅回路の出力と逆相側増幅回路の出力を、出力端子ＯＵＴ１とＯＵＴ２のどちらにも接続しないような接続先をスイッチＳ８５、Ｓ９５Ｓ８６、Ｓ９６に設ける。 このようにすれば、増幅器２及び増幅器４の利得をプログラマブル低雑音増幅器全体の利得に加算的、減算的、寄与させない、の３通りの選択が可能となり、全部で９通りの利得制御が可能になる。 具体的には、増幅器４の利得を使わないこととすると、Ａ１＋Ａ２＝５＋３＝８という上記説明では設定できなかった利得の設定も可能となる。

また、Ａ１、Ａ２、Ａ４の選び方は、他の数値であっても構わない。 例えば、Ａ１、Ａ２、Ａ４をそれぞれ、４、２、１とすれば、全体の利得は７から１までの範囲で得る事ができる。 また、ここでは利得変換用増幅器が２つの場合を説明したが、いくつ用意しても構わない。 例えば、利得変換用増幅器を３つ、４つそれ以上と用意してもよい。

なお、ここでは固定増幅器にはスイッチがなく常にゲートにバイアス電圧が印加され動作状態にあるように説明を行なった。 しかし、固定増幅器は常に動作状態にある増幅器であればよく、スイッチを有していて、そのスイッチが常にＯＮになっていても構わない。 さらに、複数の増幅器を組み合わせて必ず一定の出力があるようにスイッチで調整する構成であっても構わない。

例えば上記の例で言うとＡ１の固定増幅器をＡ２０、Ａ２１、Ａ２２、Ａ２３という利得を有する４つのスイッチのある増幅器に置き換え、各利得をＡ１＝Ａ２０＋Ａ２１＝Ａ２２＋Ａ２３のように設定する。 そして、利得がＡ２０とＡ２１の増幅器若しくは利得がＡ２２とＡ２３の増幅器のいずれかのペアが必ず選択されるように制御するなどである。 もちろんスイッチを有しない固定増幅器は複数あってもよい。

トランジスタＱ４８、Ｑ５１の説明
プログラマブル低雑音増幅装置１の雑音の影響を小さくするためには利得可変増幅器の入力段のトランジスタＱ２の雑音を減らすことが肝要であり、そのための手段としてＱ２に流れるドレイン電流Ｉ２を大きくするという手段がある。 そこで、Ｑ２に流れる電流を多くし、なおかつ出力端子ＯＵＴ１およびＯＵＴ２の平均電圧を一定にすることに必要となるのがＱ４８のトランジスタである。

Ｑ４８のゲートは、バイアス電圧ＶＢ１へ接続されており、ドレインはスイッチＳ７２を介して電源電圧Ｖｄｄに接続されている。 またＱ４８のソースは、Ｑ２のドレインに接続されている。 このＱ４８の動作は以下のようになる。 なお、スイッチＳ７２は電源電圧に接続されており、スイッチＳ７１は開放（切断）されているものとする。 従ってＱ５１は動作しない。

まず、同相側増幅回路のトランジスタのソースに流れる総電流と、逆相側増幅回路のトランジスタのソースに流れる総電流は大きさが同じである。 なぜなら、同じバイアス電圧ＶＢ１が印加されており、それぞれ対になるトランジスタは形状（ゲート長、ゲート幅）が同じに設計されるからである。

従って、同相側増幅回路のトランジスタのソースにＩ１の総電流が流れたとすると、逆相側増幅回路のトランジスタのソースにもＩ１の総電流が流れる。 しかし、Ｑ４８が逆相側増幅回路のトランジスタのソースに接続されており、Ｑ４８が（Ｉ２−Ｉ１）の電流を流すように設計されていると、逆相側増幅回路のトランジスタのソースにはＩ２の総電流を流す事が出来る。

これはＱ２のドレイン電流であるので、Ｉ１が小さい時でもＱ２にはＩ１より十分大きな電流Ｉ２を流す事が出来る。 これによって、Ｑ２のＮＦを小さくする事ができる。 また、スイッチ部で増幅器の出力先を切替えても、出力電圧は一定の平均値を中心とした平衡出力を得ることができる。 ここで、Ｑ４８は入力側トランジスタのドレインに接続された電流源である。

このようにＱ４８によってＱ２の低雑音化が可能であるが、消費電力は多くなる。 ところで、チューナとしては復調段階でのＳＮＲが十分確保できていればよい。 ＳＮＲは入力信号が小さい場合はノイズの低減が重要となるが、入力信号が十分に大きい場合は、ノイズの低減化はさほど気にする必要はなくなる。 そこで、入力信号の大小に応じてＱ４８による電流を入力側トランジスタに流すか否かを選択できるようにしたのがスイッチＳ７２である。

このスイッチＳ７２は、プログラマブル低雑音増幅器１の後段にある復調部分（図示せず）によるＳＮＲを計測若しくは算出する部分からの制御信号、若しくはプログラマブル低雑音増幅器１の前段にあるアンテナの受信レベルを判断する部分（図示せず）、からの制御信号によってＯＮ／ＯＦＦされるようにするのが好ましい。

さらにＱ４８がＯＮになった場合に入力側トランジスタの数を増やすようにしてもよい。 これがＱ５１である。 Ｑ５１のゲートはＱ２のゲートと同様に入力端子ＩＮ２に接続されており、ソースは接地されている。 そしてドレインはスイッチＳ７１を介してＱ２のドレインに接続されている。 すなわち、Ｑ５１はＱ２と同様の逆相側増幅回路の入力側トランジスタである。

このような接続にしているために、スイッチＳ７１が導通状態の時はＱ５１とＱ２が逆相側増幅回路の入力側トランジスタとして働き、スイッチＳ７１が切断状態になると、Ｑ２だけが入力段のトランジスタとなる。

次にＱ５１が加わった場合のプログラマブル低雑音増幅装置１の動作を説明する。 プログラマブル低雑音増幅装置１の前段には図示しない入力レベル検出器があり、その検出器からの信号によって現在の受信レベルが十分に大きいか否かの制御信号を受ける。 なお、プログラマブル低雑音増幅装置１の後段で行なう復調器などでＳＮＲを判断し、その信号を制御信号として用いてもよい。

その制御信号は、スイッチＳ７１とスイッチＳ７２に働く。 スイッチＳ７１とＳ７２は、入力信号レベルが高いときは共に切断状態とされ、入力信号レベルが低いときは共に導通状態とされる。 すなわち、Ｓ７１はＱ５１のドレインをＱ２のドレインに接続し、Ｓ７２はＱ４８のドレインを電源電圧Ｖｄｄに接続する。

受信レベルが高い場合は、Ｑ４８が働かないため、Ｑ２へ印加される低雑音化のための電流は流れない。 また、Ｑ５１も入力側トランジスタとならない。 従って、プログラマブル低雑音増幅装置１は、雑音は大きくなるが、消費電力は小さくなる。

受信レベルが低い場合は、Ｓ７１とＳ７２は導通状態となるので、Ｑ４８とＱ５１が動作状態となる。 Ｑ４８が動作状態となるので、逆相側増幅回路の入力側トランジスタとなるＱ２とＱ５１には、低雑音化のための電流が流される。 しかも、逆相側増幅回路の入力段のトランジスタはＱ２とＱ５１の２つが働くので、より多くの電流を増幅回路に流すことができる。

ここで、形状（ゲート長、ゲート幅）の設定によって、Ｑ５１の利得をＱ２の利得より大きくしておけば、受信レベルが低い時の動作としてより効果が上がる。 従って、消費電力は多くなるが、小入力信号を低雑音で大きく増幅することができる。 なお、ここではスイッチＳ７１とＳ７２を連動して切り替えることとしたが、それぞれ独立して制御できるようにしてもよい。

（実施の形態２）
図２に本実施の形態のプログラマブル低雑音増幅器２の構成を示す。 前段増幅器Ａ１は実施の形態１と同じである。 また、トランジスタＱ４８とＱ５１も実施の形態と同じである。 本実施の形態では、加算機能増幅器と減算機能増幅器を別々に用意する。 以下の説明では、Ｑ４８およびＱ５１の説明は省略する。

増幅器を具体的に列挙すると、Ｑ３５とＱ２、Ｑ４５とスイッチＳ８４、Ｓ９４からなる増幅器５、Ｑ３４とＱ２、Ｑ４４とスイッチＳ８３、Ｓ９３からなる増幅器４、Ｑ３３とＱ２、Ｑ４３とスイッチＳ８２、Ｓ９２からなる増幅器３、Ｑ３２とＱ２、Ｑ４２とスイッチＳ８１、Ｓ９１からなる増幅器２、Ｑ３１とＱ２、Ｑ４１からなる増幅器１である。 増幅器１は固定増幅器である。

本実施の形態では、増幅器２および増幅器４は加算機能増幅器であり、増幅器３および増幅器５は減算機能増幅器である。 すなわち、増幅器２及び増幅器４の同相側増幅回路の出力は、固定増幅器の同相側増幅回路の出力が接続されている出力端子ＯＵＴ１に接続され、逆相側増幅回路の出力は、固定増幅器の逆相側増幅回路の出力が接続されている出力端子ＯＵＴ２に接続されている。 一方、増幅器３及び増幅器５の同相側増幅回路の出力は、固定増幅器の逆相側増幅回路の出力が接続されている出力端子ＯＵＴ２に接続され、逆相側増幅回路の出力は、固定増幅器の同相側増幅回路の出力が接続されている出力端子ＯＵＴ１に接続されている。 そして、増幅器２と増幅器３および増幅器４と増幅器５はそれぞれ、同じ利得に設定される。

それぞれの増幅器の同相側増幅回路と逆相側増幅回路の出力を出力端子に接続するスイッチＳ８１乃至Ｓ９４は、１つの増幅器に関しては連動して動作する。 具体的な例を増幅器２で説明する。 増幅器２の同相側増幅回路の出力を出力端子ＯＵＴ１に接続するスイッチＳ８１と、逆相側増幅回路の出力を出力端子ＯＵＴ２に接続するスイッチＳ９１は、共に出力端子に接続するか、共に切断するかを選択する。

なお、それぞれの増幅器のスイッチをまとめてスイッチ部と呼ぶ。 スイッチ部は、利得を変化させる制御信号によって制御される。 制御信号の由来は特に限定しないが、チューナ全体を制御する制御部図示せずからの制御信号で制御されるようにしてもよい。

このように構成することで、本実施の形態のプログラマブル低雑音増幅装置２は、以下のように動作する。 固定増幅器の利得をＡ１とし、増幅器２の利得をＡ２、増幅器３の利得を−Ａ２、増幅器４の利得をＡ４、増幅器５の利得を−Ａ４、とする。 増幅器２乃至増幅器５はそれぞれ出力を出力端子に接続するかしないかをスイッチ部で選択できる。 例えば増幅器５を出力端子に接続するようにスイッチ部を制御すると、−Ａ４の利得を固定増幅器の利得Ａ１に加算することになる。

すなわち、増幅器２乃至５を独立して選択することで、Ａ２とＡ４を加算する、減算する、ゼロにするという３つの場合があり、プログラマブル低雑音増幅装置２は、全部で９通りの利得に変更することができる。 なお、この場合、極性が反対で利得の絶対値が同じ増幅器２と増幅器３および増幅器４と増幅器５を同時に接続するようなスイッチ操作は行わないようにするのが望ましいのはいうまでもない。

（実施の形態３）
図３に本実施の形態のプログラマブル低雑音増幅装置３の構成を示す。 本実施の形態では、増幅器の出力を切り替えるのではなく、増幅器を構成するトランジスタを動作状態（ＯＮ）にするか非動作状態（ＯＦＦ）にするかをスイッチによって選択する。

プログラマブル低雑音増幅装置３の入力端子ＩＮ２は、前段出力端子であるＱ１のドレインに接続される。 従って、前段増幅器の出力が入力信号として入力端子ＩＮ２から入力される。 プログラマブル低雑音増幅装置３は、複数の増幅器が並列に接続されており、それぞれの増幅器は、スイッチによってＯＮ／ＯＦＦできるようになっている。

例えば１つの増幅器は、Ｑ３７とＱ４７とＱ２からなり、この増幅回路のＯＮ／ＯＦＦのスイッチがスイッチＳ３１である。 今これらの素子によって構成される増幅器を増幅器７と呼ぶ。 この増幅器７はＱ３７とＱ２、Ｑ４７が対になる構成である。 スイッチ以外の増幅器の構成は実施の形態１と同じである。

増幅器７の説明
ゲート接地されたＱ３７は入力された信号を同相増幅し、ソース接地されたＱ２とゲート接地されたＱ４７はカスコード接続されており、このＱ２とＱ４７の２つのトランジスタで入力信号を逆相増幅する。

入力信号は、Ｑ３７とＱ２によって同相と逆相の信号に分けられるので、この部分で非平衡信号は平衡信号へ変換される。 すなわち、アクティブ・バランを構成している。 出力は同相側の出力がＱ３７のコレクタから、また逆相側の出力はＱ４７のコレクタから得る。

より詳細な接続関係は以下の通りである。 Ｑ３７は、ゲートがスイッチＳ３１を介して、接地かバイアス電圧ＶＢ１に接続されている。 Ｑ３７のソースは入力端子ＩＮ２に接続されており、ドレインは抵抗Ｒ２を介して電源電圧Ｖｄｄに接続されている。 Ｑ３７のコレクタと抵抗Ｒ２の間から出力端子ＯＵＴ２が取り出される。 トランジスタＱ３７は同相側増幅回路を構成する。

Ｑ２はゲートが入力端子ＩＮ２に接続されており、ソースは接地されている。 またドレインはＱ４７のソースに接続されている。 Ｑ４７のゲートは、スイッチＳ３１を介して、接地かバイアス電圧ＶＢ１に接続されている。 Ｑ４７のドレインは、抵抗Ｒ１を介して電源電圧Ｖｄｄに接続されている。 Ｑ４７のドレインと抵抗Ｒ１の間から出力端子ＯＵＴ１が取り出される。 カスコード接続されたＱ２とＱ４７を中心とするこの回路は逆相側増幅回路である。

スイッチＳ３１は、Ｑ３７とＱ４７のゲートを接地するか、バイアス電圧ＶＢ１に接続するかを選択するスイッチである。 スイッチＳ３１は、プログラマブル低雑音増幅装置３の外からの制御信号Ｃ３１によって制御される。

以上のような接続関係によって増幅器７は以下のように動作する。 スイッチＳ３１によってＱ３７とＱ４７のゲートが接地された場合は、これらのトランジスタは動作せず、Ｑ３７およびＱ４７のドレインからは出力はない。 すなわち、出力端子ＯＵＴ１とＯＵＴ２の間の電位差への寄与はゼロである。 スイッチＳ３１によってバイアス電圧ＶＢ２がＱ３７とＱ４７のゲートに印加された時は、増幅器７は増幅動作を行う。

入力端子ＩＮ２からの入力信号は、Ｑ３７のソースに入力され、電源電圧Ｖｄｄからの電圧降下として出力端子ＯＵＴ２から取り出される。

また入力端子ＩＮ２からの入力信号はＱ２のゲートにも入力される。 入力信号電流の逆相の電流がＱ２のドレインすなわち、Ｑ４７のソースに流れる。 Ｑ４７のソースに入力された逆相の入力信号は電源電圧Ｖｄｄからの電圧降下として出力端子ＯＵＴ１から取り出される。

ここで、Ｑ３７とＱ４７の特性を整合させるなど、いくつかの条件を満たすようにしておけば、それぞれのトランジスタのドレインからの出力は、大きさが同じで向きが逆の出力となる。 すなわち、出力端ＯＵＴ１が上昇すれば、同じ電圧だけ出力端子ＯＵＴ２が下降し、出力端子ＯＵＴ１が下降すれば同じ電圧だけ出力端ＯＵＴ２は上昇する。

７つの増幅器の関係
プログラマブル低雑音増幅装置３は増幅器７と基本的に同じ構成の増幅器が７つ並列に接続されている。 具体的には、Ｑ３６とＱ２、Ｑ４６とスイッチＳ３２からなる増幅器６、Ｑ３５とＱ２、Ｑ４５とスイッチＳ２１からなる増幅器５、Ｑ３４とＱ２、Ｑ４４とスイッチＳ２２からなる増幅器４、Ｑ３３とＱ２、Ｑ４３とスイッチＳ１１からなる増幅器３、Ｑ３２とＱ２、Ｑ４２とスイッチＳ１２からなる増幅器２、Ｑ３１とＱ２、Ｑ４１からなる増幅器１である。

それぞれの増幅器ではＱ２は共通になっている。 また、増幅器１は固定増幅器である。 また、それぞれの増幅器をＯＮ／ＯＦＦするスイッチＳ１１乃至Ｓ３２がスイッチ部である。

固定増幅器は常に動作しているので、入力信号の固定増幅器による増幅出力は常に出力端子ＯＵＴ１とＯＵＴ２の間の電圧として出力される。 固定増幅器の同相側増幅回路の出力であるＱ３１のコレクタは出力端子ＯＵＴ１へ、逆相側増幅回路の出力であるＱ４１のコレクタは出力端子ＯＵＴ２へ接続されている。

従って、増幅器２乃至７のうち、それぞれの同相側増幅回路と逆相側増幅回路の出力が、固定増幅器の出力端子への接続と同じ接続であるものは、加算機能増幅器であり、増幅装置３全体の利得を大きくする。 一方、固定増幅器の出力端子への接続と逆に接続する増幅器は減算機能増幅器であり、増幅装置３全体の利得を小さくする。 具体的には、増幅器２、４、６が加算機能増幅器であり、増幅器３、５、７は減算機能増幅器である。

ここで、増幅器２、４、６は第１の増幅器群とも呼び、増幅器３、５、７を第２の増幅器群とも呼ぶ。 第１の増幅器群に属する個々の増幅器は、同相側増幅回路の出力端子が出力端子ＯＵＴ１へ接続され逆相側増幅回路の出力端子が出力端子ＯＵＴ２へ接続されている。 一方、第２の増幅器群に属する個々の増幅器は、同相側増幅回路の出力端子が出力端子ＯＵＴ２へ接続され逆相側増幅回路の出力端子が出力端子ＯＵＴ１へ接続されている。

このように各増幅器が接続されることで、プログラマブル低雑音増幅装置全体としての利得を各増幅器のＯＮ／ＯＦＦで調節することができる。 例えば、スイッチＳ１２をＯＮ、すなわちバイアス電圧ＶＢ１へ接続し、その他のスイッチをすべてＯＦＦ、すなわち接地させると、固定増幅器以外では増幅器２だけが動作状態となる。 すると、利得可変増幅器全体としては、固定増幅器による信号の利得と、増幅器２による信号の利得が加算された利得をもつ増幅器として動作するようになる。

一方、スイッチＳ１１だけをＯＮ状態とし、その他のスイッチを全てＯＦＦ状態にすると、固定増幅器と増幅器３だけが動作状態となる。 この場合は、増幅装置３全体としては、固定増幅器による信号の利得から増幅器３による信号の利得を減算した利得を持つ増幅器として動作することになる。

また、出力端子ＯＵＴ１とＯＵＴ２の間の出力は常に一定の電圧を中心として電位差が増減することとなるのは実施の形態１と同じである。 従って、直流カットのためのコンデンサを省略する事ができるという効果を生み出す。

また、このように複数の増幅器を並列にならべ、適宜ＯＮ／ＯＦＦする構成にしたので、増幅した信号を分配するだけの回路が不要となる。 従って、トランジスタの縦積み段数を減らすことができる。

また、増幅器をスイッチ切り替えすることで利得を変えているので、利得切り替えにともない電源電圧を上げる必要がない。 また、信号を逆相加算することにより利得を切り替えているので、利得を低下させたときのＮＦの増加をある程度抑えることができる。

各増幅器は、トランジスタのゲート幅の設計によって利得を設定することができる。 本発明のプログラマブル低雑音増幅器３の利得可変用増幅器では、増幅器７と６、増幅器５と４、増幅器３と２をそれぞれ同じ利得に設定する。 従って、これらは利得の絶対値が同じである加算機能増幅器と減算機能増幅器の対である。 今、固定増幅器の利得をＡ０、増幅器２および３の利得をＡ１、増幅器４および５の利得をＡ２、増幅器６および７の利得をＡ３とする。 そして、固定増幅器の利得を加算する増幅器の利得をプラス（＋）の利得で表し、固定増幅器の利得を減算する増幅器の利得をマイナス（−）の利得で表すことにする。

すると、増幅器２の利得は「＋Ａ１」で、増幅器３の利得は「−Ａ１」である。 同様に増幅器４、６の利得はそれぞれ「＋Ａ２」、「＋Ａ３」であり、増幅器５、７の利得はそれぞれ「−Ａ２」、「−Ａ３」である。

以上のように各増幅器を接続し、また各増幅器の利得を設定すると、各増幅器をスイッチによって適宜選択すると、プログラマブル低雑音増幅装置３の利得可変増幅器の利得を変更することができる。 その組合せは、利得Ａ１、Ａ２、Ａ３について、プラスかマイナスか選択しないかの３通りがあるので、２７通りである。 利得Ａ０は常に選択されている。

さて、チューナにおけるプログラマブル低雑音増幅装置３としては、できるだけ等間隔の利得制御ができれば、受信信号に応じた対応が可能となるため、制御も簡単に行なえ好ましい。 ここで、等間隔とは、デシベル換算で等間隔であればより好ましい。 そこで、本発明のプログラマブル低雑音増幅装置３の利得可変用増幅器は、上記のような構成にした上にさらに、利得Ａ０は、Ａ１とＡ２とＡ３の和より大きい設定とする。 また、Ａ１の利得はＡ２とＡ３の和より大きくし、Ａ２の利得はＡ３の利得より大きくする。

このように設定することで最も大きな利得から最も小さい利得までを細かく利得調整することができる。 例えばＡ０の利得を１０、Ａ１を５、Ａ２を３、Ａ３を１とする。 プログラマブル低雑音増幅装置３の利得可変増幅器全体として最も大きな利得は、Ａ０＋Ａ１＋Ａ２＋Ａ３＝１０＋５＋３＋１＝１８となる。 最も小さな利得は、Ａ０−Ａ１−Ａ２−Ａ３＝１０−５−３−１＝１である。 それぞれの増幅器を選択した場合に低雑音増幅装置３全体の利得がどのようになるかを表１に示す。

表１において、上段には各増幅器が選択するスイッチ番号が利得と共に記載してある。 また右端の列には全体利得を記載した。 またブランクの部分は選択されていない、すなわちスイッチがＯＦＦであることを示す。 また、表１で示した増幅器の選択以外の選択方法によっても、同じ全体利得を得ることができる場合がある。 例えば、全体利得を８にする場合、表１では、Ａ０−Ａ１＋Ａ２によって全体利得を８にした。 しかし、Ａ０−Ａ２＋Ａ１でも同じく全体利得を８にすることはできる。 もちろん上記の選択の中のいくつかを選択して利得を制御してもよい。

Ａ０、Ａ１、Ａ２、Ａ３の選び方は、他の数値であっても構わない。 例えば、Ａ０、Ａ１、Ａ２、Ａ３をそれぞれ、８、４、２、１とすれば、全体の利得は１５から１まで１刻みで得る事ができる。 また、上記の利得をデジベル換算で等分割に近くなるように設定できるように選んでも良い。 また、増幅器の利得を予めデシベル換算で等分割に等比数列的になるように設定しておいてもよい。

また、ここでは加算、減算用の利得としてＡ１、Ａ２、Ａ３の３つの利得を用いたが、いくつ用意しても構わない。 例えば、常時動作する増幅器の利得をＡ０として、加算、減算用の利得をＡ１からＡ５まで用意してもよい。 その場合は、増幅器はＡ０用が１個、Ａ１からＡ５までの加算、減算用として１０個、全部で１１個の増幅器を並列に接続すればよい。

図４には、スイッチ部を具体的な回路にしたものを示す。 それぞれのスイッチは２つのトランジスタで構成される。 図３のスイッチＳ３１について説明を行なう。 図４で、スイッチＳ３１はＱ５７とＱ６７で構成される。 Ｑ５７はＰチャネルのＦＥＴで、ソースはバイアス電圧ＶＢ１へ接続され、ドレインはＱ３７とＱ４７のゲートに接続される。 ゲートには制御信号Ｃ３１が入力される。 Ｑ６７のドレインは５７のドレインに接続されており、従ってＱ３７とＱ４７のゲートに接続されている。 Ｑ６７のソースは接地されており、ゲートには、制御信号Ｃ３１が入力される。

このように接続されたスイッチは次のように動作する。 制御信号Ｃ３１がＯＮになると、Ｑ５７はＯＦＦになり、Ｑ６７はＯＮになる。 その結果、Ｑ３７とＱ４７のゲートは接地される。 一方、制御信号Ｃ３１がＯＦＦになると、Ｑ５７はＯＮとなりＱ６７はＯＦＦとなる。 その結果、Ｑ３７とＱ４７のゲートはバイアス電圧ＶＢ１が印加される。 その他のスイッチも同様に動作する。

スイッチを制御する制御信号Ｃ１１乃至Ｃ３２の由来は、特に限定されるものではないが、プログラマブル低雑音増幅装置３の後段にある復調器や、チューナ全体を制御する制御器、若しくはプログラマブル低雑音増幅装置３の前段にある受信信号のレベル検出器などから送られる。

（実施の形態４）
図５に前段増幅器の他の実施の形態の構成を示す。 この回路は、ゲインを可変できるソース・ディジェネレーション増幅器である。 この回路の目的は、前段入力端子ＩＮ１からの信号に対して、インピーダンスのマッチングを行なうことと、利得を可変できる増幅機能を持たせることである。 利得を可変できるようにするためには、Ｑ１１１の他に、Ｑ１２１とＱ１３１を用意する。 そして、これら３つのトランジスタを並列に接続し、Ｑ１２１とＱ１３１を適宜選択することで利得を可変させる。 従って、Ｑ１１１は固定前段増幅回路であり、Ｑ１２１とＱ１３１は利得可変用前段増幅回路である。 また、Ｑ１１１とＱ１２１とＱ１３１の入力端子はゲートであり、出力端子はドレインである。

インピーダンスのマッチングを行なうには、Ｌ１とＣ１とＱ１１１のゲート−ソース間にできる寄生容量や浮遊容量と、Ｌ２とＬ２へ流れる電流に着目したとき相互コンダクタンスの関係を利得が変化しても一定に保つ必要がある。 そのためには、Ｌ２に流れる電流が、利得を変化させても変わらないようにすればよい。 そこで、Ｑ１２１やＱ１３１が選択されなかった場合に補償用の電流を流す回路を用意する。

具体的に本実施の形態のゲインを可変できるソース・ディジェネレーション増幅器の構成を説明する。 前段入力端子ＩＮ１にはインダクタンスＬ１、コンデンサＣ１が直列に接続される。 Ｃ１の出力はトランジスタＱ１１１のゲートに接続される。 Ｑ１１１のドレインは前段出力端子ＰＯＵＴとなり、ソースはＬ２を介して接地される。 またＱ１１１のゲートは抵抗を介してバイアス電源ＶＢ２に接続される。

Ｑ１２１とＱ１３１は、Ｑ１１１に並置されるトランジスタであり、それぞれのゲートはＱ１１１のゲートに接続される。 同様にＱ１２１とＱ１３１のソースは、Ｌ２を介して接地され、ドレインはＱ１２２とＱ１３２を介してＱ１１１のドレインと接続される。

すなわち、Ｑ１２１とＱ１３１のドレインは、Ｑ１２２とＱ１３２のソースにそれぞれ接続され、Ｑ１２２とＱ１３２のドレインがＱ１１１のドレインに接続され、前段出力端子ＰＯＵＴとなる。 Ｑ１２２とＱ１３２のゲートは、スイッチＳ１４１、スイッチＳ１５１を介して接地若しくは電源電圧Ｖｄｄに接続される。

Ｑ１２１のドレインには、Ｑ１２３のソースも接続されている。 Ｑ１２３のドレインは電源電圧Ｖｄｄに接続され、ゲートはスイッチＳ１４２を介して接地若しくは電源電圧Ｖｄｄに接続される。 また、Ｑ１２３のゲートは、Ｑ１２５のゲートにも接続されている。 Ｑ１２５のドレインは出力端子ＰＯＵＴとなるＱ１１１のドレインに接続され、ソースは、Ｑ１２４のドレインに接続される。 Ｑ１２４のゲートはバイアス電圧ＶＢ２に接続されており、ソースは接地されている。

同じようにＱ１３１のドレインには、Ｑ１３３のソースも接続されている。 Ｑ１３３のドレインは電源電圧Ｖｄｄに接続され、ゲートはスイッチＳ１５２を介して接地若しくは電源電圧Ｖｄｄに接続される。 また、Ｑ１３３のゲートは、Ｑ１３５のゲートにも接続されている。 Ｑ１３５のドレインは前段出力端子ＰＯＵＴとなるＱ１１１のドレインに接続され、ソースは、Ｑ１３４のドレインに接続される。 Ｑ１３４のゲートはバイアス電圧ＶＢ２に接続されており、ソースは接地されている。

以上のように接続された本発明の前段増幅器は以下のように動作する。 前段入力端子ＩＮ１から入力された信号は、Ｌ１Ｃ１を介してＱ１１１のゲートに入力されＱ１１１のドレインから出力電流として出力される。

スイッチＳ１４１とＳ１４２およびスイッチＳ１５１とＳ１５２は排他的にＯＮ／ＯＦＦし、一方がＯＮの場合には他方はＯＦＦとなる。 例えば、スイッチＳ１４１がＯＮであればＳ１４２はＯＦＦである。

スイッチＳ１４１がＯＮの場合は、Ｑ１２２がＯＮになる。 入力された信号は、Ｑ１２１のゲートに入力され、ドレインから出力される。 Ｑ１２２はＯＮになっているので、Ｑ１２２のソースからドレインを通してＱ１１１のと同じ前段出力端子ＰＯＵＴに出力電流として出力される。 すなわち、利得が増加する。 このとき、スイッチＳ１４２はＯＦＦになっているので、Ｑ１２３、Ｑ１２４、Ｑ１２５からなる回路は動作しない。

スイッチＳ１５１がＯＮの場合も同様に、Ｑ１３２がＯＮになる。 入力された信号は、Ｑ１３１のゲートに入力され、ドレインから出力される。 Ｑ１３２はＯＮになっているので、Ｑ１３２のソースからドレインを通してＱ１１１のと同じ前段出力端子ＰＯＵＴに出力電流として出力される。 すなわち、利得が増加する。 このとき、スイッチＳ１５２はＯＦＦになっているので、Ｑ１３３、Ｑ１３４、Ｑ１３５からなる回路は動作しない。

スイッチＳ１４１がＯＦＦの場合は、Ｑ１２２がＯＦＦとなるため、Ｑ１２１のゲートに入力される信号は前段出力端子ＰＯＵＴに出力されない。 一方Ｓ１４２はＯＮとなるため、Ｑ１２３、Ｑ１２４、Ｑ１２５からなる回路が動作する。 Ｑ１２１のドレインはＱ１２３を介して電源電圧Ｖｄｄに接続されるので、前段出力端子ＰＯＵＴに出力電流は現れないが、Ｌ２には、スイッチＳ１４１がＯＮの場合と同じように電流が流れる。 これは、Ｑ１２１の出力が電源に捨てられるともいえる。

また、Ｑ１２５とＱ１２４からなる定電流回路は、前段出力端子ＰＯＵＴに一定の電流を出力し、Ｑ１２１からの出力がない場合でも、前段出力端子ＰＯＵＴの電流の平均値が変わらないように調整する。 すなわち、Ｓ１４１がＯＦＦでＳ１４２がＯＮの場合でもＬ２に流れる電流は変化せず、また前段出力端子ＰＯＵＴの電流の平均値も変化しない。

同じように、スイッチＳ１５１がＯＦＦの場合は、Ｑ１３２がＯＦＦとなるため、Ｑ１３１のゲートに入力される信号は前段出力端子ＰＯＵＴに出力されない。 一方Ｓ１５２はＯＮとなるため、Ｑ１３３、Ｑ１３４、Ｑ１３５からなる回路が動作する。 Ｑ１３１のドレインはＱ１３３を介して電源電圧Ｖｄｄに接続されるので、前段出力端子ＰＯＵＴに出力電流は現れないが、Ｌ２には、スイッチＳ１５１がＯＮの場合と同じように電流が流れる。 これは、Ｑ１３１の出力が電源に捨てられるともいえる。

また、Ｑ１３５とＱ１３４からなる定電流回路は、前段出力端子ＰＯＵＴに一定の電流を出力し、Ｑ１３１からの出力がない場合でも、前段出力端子ＰＯＵＴの電流の平均値が変わらないように調整する。 すなわち、Ｓ１５１がＯＦＦでＳ１５２がＯＮの場合でもＬ２に流れる電流は変化せず、また前段出力端子ＰＯＵＴの電流の平均値も変化しない。 ここで、Ｑ１２５とＱ１２４からなる定電流回路およびＱ１３５とＱ１３４からなる定電流回路は、前段増幅器内定電流回路と呼ぶ。 また、Ｓ１４１、１４２、１５１、１５２は利得可変用前段増幅回路（Ｑ１２１とＱ１３１）や前段増幅器内定電流回路（Ｑ１２５とＱ１２４またはＱ１３５とＱ１３４）の動作状態を選択するスイッチであるので、前段増幅器内スイッチと呼ぶ。

Ｑ１１１とＱ１２１Ｑ１３１の利得は、集積回路上では形状ゲート長、ゲート幅で調整することが可能であり、ＰＡ０、ＰＡ１、ＰＡ２とする。 ここで、ＰＡ１はＰＡ０より大きくし、ＰＡ２はＰＡ１とＰＡ２の和より大きく設定することで、利得を細かく調整することが可能になる。 例えば、ＰＡ０を１、ＰＡ１を２、ＰＡ２を４とすると、利得は、１、３、５、７と変化させることができる。 もちろん、利得の設定は他の組合せでもよいし、増幅するための並置するトランジスタの数を増やしても良い。

（実施の形態５）
図６には、前段増幅器の他の実施の形態を示す。 構成を説明すると、前段入力端子ＩＮ１にはコンデンサＣ６１を介して利得可変増幅器の入力端子ＩＮ２に接続される。 また入力端子ＩＮ２には定電流源ＣＣ１が接続される。 前段増幅器をこのように構成すると、入力インピーダンスがＱ３１からＱ３７までのうちのアクティブとなっているゲート接地増幅器の入力コンダクタンスの総和の逆数となり純抵抗に近くなるので、インピーダンスの虚部のマッチングを考える必要がなく、前段増幅器を簡単な構成にすることができる。 プログラマブル低雑音増幅装置３は実施の形態３で説明したものと同じであるが、実施の形態１や２で示したプログラマブル低雑音増幅装置１やプログラマブル低雑音増幅装置２であってもよい。 なお、定電流源は図で矢印の根元が正極、矢印の先が負極であり、正極から負極へ電流が流れる。

（実施の形態６）
図７には、本発明のプログラマブル低雑音増幅装置４の実施形態を示す。 これは、プログラマブル低雑音増幅装置３に、実施の形態１で説明した低雑音化のためのトランジスタＱ４８を加えた構成である。 図７のように増幅器をＯＮ／ＯＦＦするスイッチを有した構成であってもＱ４８を加えて、Ｑ２の低雑音化を図ることが出来る。 動作に関しては実施の形態１と同じである。

（実施の形態７）
図８に本実施の形態のプログラマブル低雑音増幅装置５の構成を示す。 本実施の形態では、実施の形態６のプログラマブル低雑音増幅装置４の省電力化を図る。 すなわち実施の形態１で説明したスイッチＳ７２に相当するスイッチ及びＱ５１を導入する

プログラマブル低雑音増幅装置５の構成は、Ｑ３１、Ｑ４１、Ｑ２からなる固定増幅器、Ｑ３２、Ｑ４２、Ｑ２およびスイッチＳ１２からなる増幅器２、Ｑ３３、Ｑ４３、Ｑ２およびスイッチＳ１１からなる増幅器３、Ｑ３４、Ｑ４４、Ｑ２およびスイッチＳ２２からなる増幅器４、Ｑ３５、Ｑ４５、Ｑ２およびスイッチＳ２１からなる増幅器５の５つの増幅器を有する。 また、固定増幅器に対する加算機能増幅器と減算機能増幅器の組み合わせは実施の形態４の場合と同じである。 前段増幅回路は実施の形態４と同じである。 すなわち、インピーダンスの虚部の整合を気にする必要がない。

逆相側増幅回路には、入力トランジスタＱ２だけでなく、トランジスタＱ５１とＱ５２を設ける。 Ｑ５１のゲートはＱ２のゲートと同様に前段入力端子ＩＮ１に接続されており、ソースは接地されている。 そしてドレインはＱ５２のソースに接続されている。 すなわち、Ｑ５１はＱ２と同様の逆相側増幅回路の入力側トランジスタである。

Ｑ５２のゲートは、スイッチＳ４２を介して電源電圧Ｖｄｄか、グランドに接続され、ドレインはＱ２のドレイン同様にＱ４８のソースに接続されている。 なお、本実施の形態では、Ｑ４８のゲートはスイッチＳ４１を介してバイアス電圧ＶＢ１かグランドに接続される。 このような接続にしているために、Ｑ５２がＯＮの時はＱ５１とＱ２が逆相側増幅回路の入力側トランジスタとして働き、Ｑ５２がＯＦＦになると、Ｑ２だけが入力側トランジスタとなる。

次に本実施の形態のプログラマブル低雑音増幅装置５の動作を説明する。 プログラマブル低雑音増幅装置５の前段には図示しない入力レベル検出器があり、その検出器からの信号によって現在の受信レベルが十分に大きいか否かの制御信号を受ける。 なお、プログラマブル低雑音増幅装置５の後段で行なう復調器などでＳＮＲを判断し、その信号を制御信号として用いてもよい。 その制御信号は、スイッチＳ４１とスイッチＳ４２に働く。 スイッチＳ４１とＳ４２は、入力信号レベルが高いときは共に接地され、入力信号レベルが低いときは共にホット側に接続される。 すなわち、Ｓ４１はバイアス電圧ＶＢ１に接続され、Ｓ４２は電源電圧Ｖｄｄに接続される。

受信レベルが高い場合は、Ｑ４８が働かないため、Ｑ２へ印加される低雑音化のための電流は流れない。 従って、プログラマブル低雑音増幅装置３は実施の形態３と同じである。 この時、Ｓ４２も接地されるので、Ｑ５２もＯＦＦ状態であり、それに伴いＱ５１もＯＦＦとなる。 すなわち、雑音は大きくなるが、消費電力は小さくなる。

受信レベルが低い場合は、Ｓ４１とＳ４２は電源電圧に接続されるので、Ｑ４８とＱ５２がＯＮとなる。 Ｑ４８がＯＮとなるので、逆相側増幅回路の入力側トランジスタとなるＱ２とＱ５１には、低雑音化のための電流が流される。 しかも、逆相側増幅回路の入力側トランジスタはＱ２とＱ５１の２つが働くので、より多くの電流を増幅回路に流すことができる。

ここで、ゲート幅の設定によって、Ｑ５１の利得をＱ２の利得より大きくしておけば、受信レベルが低い時の動作としてより効果が上がる。 従って、消費電力は多くなるが、小入力信号を低雑音で増幅することができる。

（実施の形態８）
図９に本実施の形態のプログラマブル低雑音増幅装置６を示す。 本実施の形態では、バイポーラトランジスタを用い、ゲインの変化はアナログ的に行なう実施形態を示す。 本実施の形態の回路構成にすることによって、トランジスタの縦積み段数を２段にすることができ、出力も一定値を中心とした平衡出力をえることができる。

入力端子Ｒｆ＿ｉｎはコンデンサＣ９１を介してトランジスタＱ９２のベースに接続される。 Ｑ９２のベースは、また定電流源ＣＣ１を介して接地される。 Ｑ９２のエミッタは接地され、コレクタは、Ｑ９７およびＱ９８のエミッタに接続される。 トランジスタＱ９３１とＱ９３２は、エミッタ同士が接続され、Ｑ９２のベースに接続されている。

Ｑ９３２のベースは、Ｑ９７のベースと、Ｑ９３１のベースはＱ９８のベースとそれぞれ接続されている。 また、Ｑ９３２のコレクタはＱ９８のコレクタと接続され、抵抗Ｒ１を介して電源電圧Ｖｄｄに接続されている。 また、Ｑ９３１のコレクタはＱ９７のコレクタと接続され、抵抗Ｒ２を介して電源電圧Ｖｄｄに接続されている。

出力端子は、抵抗Ｒ１とＱ９３１のコレクタの間からＯＵＴ１が、抵抗Ｒ２とＱ９８のコレクタとの間からＯＵＴ２が取り出される。 なお、Ｑ９３２とＱ９７のベースから制御電圧端子ＧＣ２が取り出され、Ｑ９３１とＱ９８のベースから制御端子ＧＣ１がとりだされる。 ここでは、Ｑ９２を第１のトランジスタ、Ｑ９８を第２のトランジスタ、Ｑ９７を第３のトランジスタ、Ｑ９３２を第４のトランジスタ、Ｑ９３１を第５のトランジスタとする。

プログラマブル低雑音増幅装置６のゲインはＧＣ１とＧＣ２との電圧差により変化できる。 電圧差がゼロの場合は、プログラマブル低雑音増幅装置６のゲインはゼロとなる。 ＧＣ１がＧＣ２よりも十分に大きい場合は、プログラマブル低雑音増幅装置６のゲインは最大となる。 ここで十分に大きいとは、例えば１００ｍＶ以上をいう。

このプログラマブル低雑音増幅装置６の動作は以下の通りである。 ＧＣ１の電位がＧＣ２よりも十分に高い場合は、Ｑ９３２およびＱ９７はほとんどＯＦＦの状態となるので、プログラマブル低雑音増幅装置６は、Ｑ９３１によるゲート接地増幅回路とＱ９２およびＱ９８によるカスコード増幅回路によるアクティブ・バランとして動作する。 ここでＱ９３１のコレクタが接続されているＯＵＴ１は同相側増幅回路の出力端子であり、Ｑ９８のコレクタが接続されているＯＵＴ２は逆相側増幅回路の出力端子である。

ＧＣ１とＧＣ２の電位が近づいてくるとＱ９３２とＱ９７にも電流が流れ始める。 Ｑ９３１とＱ９３２のエミッタ電流の比およびＱ９８とＱ９７のエミッタ電流の比はＧＣ１とＧＣ２の電位差により決まるので、高周波信号の分配比もＧＣ１とＧＣ２の電位差により決定されることになる。

Ｑ９３２およびＱ９７のコレクタはそれぞれ位相が異なる側の負荷抵抗に接続されているので、これらのコレクタから出た高周波信号は、Ｑ９３１およびＱ９８のコレクタから出る高周波電流信号を相殺するように作用する。 その結果、プログラマブル低雑音増幅装置６のゲインが低下することになる。 そして、ＧＣ１とＧＣ２の電位が等しくなると、同じ大きさ同士の信号の相殺によってゲインはゼロとなる。

一般にバイポーラトランジスタの場合、相互コンダクタンスｇｍの値は、エミッタ電流に比例する。 図９の場合、ＲＦ＿ｉｎから見た入力コンダクタンスと入力インピーダンスの逆数は、Ｑ９３１およびＱ９３２の相互コンダクタンスの和とほぼ等しくなる。 従って、Ｑ９３１とＱ９３２のエミッタ電流の和を一定に保てば、Ｑ９３１とＱ９３２のエミッタ電流の比を変化させても入力インピーダンスは変化しない事になる。 これは、低雑音増幅装置の入力インピーダンスのマッチングを取る上で、大変重要な事項である。

図９に示す回路においては、ゲインの調整を行なうための信号分配をゲート接地増幅を行なうトランジスタやカスコード増幅を行なう際の後段トランジスタにおいて行っているので、トランジスタの縦積み段数を減らす事が出来、プログラマブル低雑音増幅装置６の低電圧化に寄与する。 すなわち、低消費電力を実現することができる。

また、図９に示す回路においては、ゲイン調整を行なっても負荷抵抗Ｒ１およびＲ２に流れる電流は不変であるため、出力端ＯＵＴ１およびＯＵＴ２の平均電圧は変わらない。 これは実施の形態１において説明したように、後段回路との結合においてコンデンサを省略する事が可能となるため回路面積を少なくするのに役立つ。

本発明は、主として受信機のチューナに用いられる低雑音増幅に関するものであり、より詳しくは利得可変機能を有する低雑音増幅器に関するものである。

近年普及が進むデジタル放送は、高品質かつ多チャンネルのサービスを受信できるというメリットがあるほか、デジタル信号処理の特性を活かして移動体での受信性能の向上が期待される。 それに伴い、受信装置のチューナは、良好な受信信号から、入力レベルの低い信号まで、さまざまな状態の信号を受信する性能が要求されている。

また、受信機の小型化が進み、従来は別々の半導体集積回路として受信機に使われていたデジタル回路とアナログ回路を１つの半導体基板上に形成し、さらなる回路の集積化も実現化されている。 デジタル回路と同一チップ内で共存するアナログ回路であるチューナには、電源電圧の低電圧化が要求される。

さらにチューナには、受信信号から所望の周波数の信号を分離する周波数変調機能や変調された信号から元信号を取り出す復調機能を有するが、さまざまな状態の入力信号を復調するためには、最初の入力段の低雑音増幅装置に、低雑音、低い相互変調歪といった性能を有することも必要とされる。

電源電圧の低電圧化の１つの方法として、トランジスタの縦積み段数を減らすことが考えられる。 図１０は、シリコンバイポーラを用いて実現された利得可変増幅器である。 この回路では電流源Ｉ１０００とＩ１００１のトランジスタを考慮すると３段積みで構成されている。

この回路では、Ｑ１０００とＱ１００１のトランジスタで差動増幅し、その出力をＱ１００２からＱ１００５の４つのトランジスタで振り分け、出力端Ｖｏｕｔ＋とＶｏｕｔ−から電圧として出力している。

しかし、図１０の回路では利得の変更をアナログ電圧Ｖｃｏｎ＋とＶｃｏｎ−で行なっている。 従って正確な制御が容易でない。 そこで、この回路の改良型として提案されたのが図１１であり、それぞれの増幅器は図１２のような差動増幅回路である。 この増幅器は出力が差動出力で変調歪にも強く、利得の切換を増幅器の選択という形で行なっているために、デジタル回路と同一チップ内に設けられるチューナとしては望ましい形であるといえる（特許文献１参照）。 また、複数増幅器を適宜選択して連結したうえで、全体の利得を調整する発明も提案されている（特許文献２参照）。

信号増幅における歪の低減という観点では、不平衡信号を平衡信号に変換するという手法が考えられる。 図１３には、従来提案されているアクティブ・バランの回路を示す（特許文献３参照）。 不平衡信号は入力端Ｖｉｎから入力されエミッタとコレクタからの平衡出力はＱ１１０１とＱ１１０２の差動増幅回路で精度の高い平衡信号となりＶｏｕｔ１とＶｏｕｔ２から出力される。

デジタル機器が小型化されるに従い、チップ面積は減少するので、高集積化の一方で回路面積を小さくする構成が望まれる。 従って、不平衡信号を平衡信号に変換し、利得調整も可能な低雑音増幅器もできるだけ少ない回路面積で実現することが望まれている。

ここで、上記の図１１と図１３のアクティブ・バラン回路を結合することで、平衡信号を出力できる利得可変増幅器は実現可能である。 しかし、図１３のアクティブ・バラン回路は入力段のトランジスタをエミッタフォロアとしているために、入力インピーダンスを低くすることができず、また入力インピーダンスの整合をとるのも困難である。 このことは、ＮＦの増大にもつながる。

また、図１１の可変増幅器は、図１２の差動増幅回路を用いる。 この差動増幅回路は入力が２つのトランジスタのベースに入力するために、高周波帯域での利得が急速に劣化してしまうという課題を有する。

さらに、図１１の可変増幅器は予め用意した利得の異なる増幅器から択一的に選択することで全体の利得を変化させるので、調整したい利得の数だけ増幅器を用意しなければならない。 また、回路全体の出力としては、増幅器毎に差動出力の中心電圧が決まるので、一定の電圧を中心として上下対称の可変出力を得るのは困難である。

一方特許文献２のような構成であれば、用意した増幅器の数以上の利得の種類を得る事はできるが、これでは平衡出力をどのようにして得るのかという問題が残る。

本発明はかかる課題を解決するために想到されたもので、低ノイズと高周波特性を有しており、動作状態のトランジスタの縦積み段数を３段より減らし、デジタル信号による制御で利得制御ができ、さらに不平衡−平衡変換機能を有し、一定電圧を中心とした平衡な可変出力を得る事ができるプログラマブル増幅装置を提供するものである。

本発明は上記のような要請および課題に鑑みて想到されたものである。 すなわち、図１０に示した従来のように信号増幅を行ってから信号の分配し、増幅器全体のゲインを変えるのではなく、信号加算を行う増幅器と信号減算を行う増幅器を複数ならべ、それらを適宜動作させることで、増幅器全体のゲインを可変させる。

具体的には本発明における第1の局面は、
入力信号が入力される入力端子と、
前記入力端子に接続され、それぞれが同相側出力端子と逆相側出力端子を有する複数の増幅器と、
第１の負荷を介して電源電圧に接続された第１の出力端子と、
第２の負荷を介して前記電源電圧に接続された第２の出力端子と、
前記複数の増幅器のうちの少なくとも１つ以上の増幅器であって 前記同相側出力端子が前記第1の出力端子に接続され、
前記逆相側出力端子が前記第２の出力端子に接続された固定増幅器と、
前記増幅器のうちの前記固定増幅器以外の各増幅器の前記同相側出力端子と逆相側出力端子のそれぞれを、
前記第１の出力端子と前記第２の出力端子に接続するか、
前記第２の出力端子と前記第１の出力端子に接続するか、
または、いずれにも接続しないか、
のうちの少なくとも１つを前記各増幅器毎に選択するスイッチ部とを含み、
前記複数の増幅器に属する個々の増幅器は、
同相側増幅回路と逆相側増幅回路からなり、
前記同相側増幅回路は１の同相増幅トランジスタからなり、
前記同相増幅トランジスタのソースは前記入力端子に接続され、
前記同相増幅トランジスタのゲートはバイアス電源に接続され、
前記同相増幅トランジスタのドレインは前記同相側出力端子に接続されており、
前記逆相側増幅回路はカスコード接続された入力側と出力側の２つのトランジスタからなり、
前記入力側のトランジスタのソースは接地され、
前記入力側のトランジスタのゲートは前記入力端子に接続され、
前記入力側のトランジスタのドレインは前記出力側のトランジスタのソースに接続され、
前記出力側のトランジスタのゲートは前記バイアス電源に接続され、
前記出力側のトランジスタのドレインは前記逆相側出力端子に接続されたプログラマブル低雑音増幅装置を提供する。

また、本発明の第2の局面は、
前記個々の増幅器の逆相側増幅回路の前記入力側トランジスタは、少なくとも２以上の前記増幅器で共通である第１の局面のプログラマブル低雑音増幅装置を与えるものである。

また、本発明の第３の局面は、
前記固定増幅器の利得は、他の前記増幅器の利得のより大きい第１の局面または第２の局面のいずれかに記載されたプログラマブル低雑音増幅装置を与えるものである。

また、本発明の第４の局面は、
前記個々の増幅器の逆相側増幅回路の前記入力側トランジスタのドレインに電流源が接続された第１の局面または第２の局面のいずれかに記載されたプログラマブル低雑音増幅装置を与えるものである。

また、本発明の第５の局面は、
前記電流源を動作させるかオフにするかを選択するスイッチを有する第４の局面のプログラマブル低雑音増幅器を与えるものである。

また、本発明の第６の局面は、
前記入力端子に接続される前段増幅器を有する第１または第２の局面のいずれかのプログラマブル低雑音増幅装置を与える。

また、本発明の第７の局面は、
前記前段増幅器は、
信号が入力される前段入力端子と、
前記入力端子に接続されたインダクタンスと、
ゲートは前記前段入力端子に接続され、
ソースはインダクタンスを介して接地され、
ドレインは前記入力端子に接続されたトランジスタを含む第６の局面のプログラマブル低雑音増幅装置を与える。

また、本発明の第８の局面は、
前記前段増幅器は、
信号が入力される前段入力端子と、
入力端子が前記前段入力端子に接続され、出力端子が前記プログラマブル低雑音増幅装置の前記入力端子に接続された固定前段増幅回路と、
入力端子が前記前段入力端子に接続され、出力端子が前記固定前段増幅回路の出力端子に接続された利得可変用前段増幅回路と、
前記固定前段増幅回路の出力端子に接続した前段増幅器内定電流回路と、
前記利得可変用前段増幅回路か前記前段増幅器内定電流回路のいずれかを動作状態に選択する前段増幅器内スイッチを含む第６の局面のプログラマブル低雑音増幅装置を与える。

また、本発明の第９の局面は、
入力信号が入力される入力端子と、
第１の負荷を介して電源電圧に接続された第１の出力端子と、
第２の負荷を介して前記電源電圧に接続された第２の出力端子と、
前記入力端子に接続され、
前記第１の出力端子に接続された同相側出力端子と、前記第２の出力端子に接続された逆相側出力端子を有する少なくとも１つ以上の増幅器からなる第1の増幅器群と、
前記入力端子に接続され、
前記第２の出力端子に接続された同相側出力端子と、前記第１の出力端子に接続された逆相側出力端子を有する少なくとも１つ以上の増幅器からなる第２の増幅器群と、
前記第１の増幅器群と前記第２の増幅器群に属する増幅器のうち常に動作状態にある少なくとも１つ以上の固定増幅器と、
前記第１の増幅器群と前記第２の増幅器群に属する増幅器のうち前記固定増幅器以外の増幅器を動作状態か非動作状態に選択するスイッチ部とを含み、
前記第１の増幅器群または前記第２の増幅器群に属する個々の前記増幅器は、
同相側増幅回路と逆相側増幅回路からなり、
前記同相側増幅回路は１の同相増幅トランジスタからなり、
前記同相増幅トランジスタのソースは前記入力端子に接続され、
前記同相増幅トランジスタのゲートはバイアス電源に接続され、
前記同相増幅トランジスタのドレインは前記同相側出力端子に接続されており、
前記逆相側増幅回路はカスコード接続された入力側と出力側の２つのトランジスタからなり、
前記入力側のトランジスタのソースは接地され、
前記入力側のトランジスタのゲートは前記入力端子に接続され、
前記入力側のトランジスタのドレインは前記出力側のトランジスタのソースに接続され、
前記出力側のトランジスタのゲートは前記バイアス電源に接続され、
前記出力側のトランジスタのドレインは前記逆相側出力端子に接続されたプログラマブル低雑音増幅装置を与える。

また、本発明の第１０の局面は、
前記増幅器の逆相側増幅回路の前記入力側トランジスタは、少なくとも２以上の前記増幅器で共通である第９の局面のプログラマブル低雑音増幅装置を与える。

また、本発明の第１１の局面は、
前記個々の固定増幅器の利得は、他の前記増幅器の利得のより大きい第９または第１０の局面のいずれかのプログラマブル低雑音増幅装置を与える。

また、本発明の第１２の局面は、
前記個々の増幅器の逆相側増幅回路の前記入力側トランジスタのドレインに電流源が接続された第９または第１０の局面のいずれかのプログラマブル低雑音増幅装置を与える。

また、本発明の第１３の局面は、
前記電流源を動作させるかオフにするかを選択するスイッチを有する第１２の局面のプログラマブル低雑音増幅器を与える。

また、本発明の第１４の局面は、
前記入力端子に接続される前段増幅器を有する第９または第１０の局面のいずれかのプログラマブル低雑音増幅装置を与える。

また、本発明の第１５の局面は、
前記前段増幅器は、
信号が入力される前段入力端子と、
前記入力端子に接続されたインダクタンスと、
ゲートは前記前段入力端子に接続され、
ソースはインダクタンスを介して接地され、
ドレインは前記入力端子に接続されたトランジスタを含む第１４の局面のプログラマブル低雑音増幅装置を与える。

また、本発明の第１６の局面は、
前記前段増幅器は、
信号が入力される前段入力端子と、
前記前段入力端子に接続され、出力端子を前記プログラマブル低雑音増幅装置の前記入力端子に接続した固定前段増幅回路と、
前記前段入力端子に接続され、出力端子を前記固定前段増幅回路の出力端子に接続した利得可変用前段増幅回路と、
前記固定前段増幅回路の出力端子に接続した前段増幅器内定電流回路と、
前記利得可変用前段増幅回路か前記前段増幅器内定電流回路のいずれかを動作状態に選択する前段増幅器内スイッチを含む第１４の局面のプログラマブル低雑音増幅装置を与える。

また、本発明の第１７の局面は、
入力端子と、
前記入力端子にコンデンサを介して接続され接地方向に電流を流す定電流源と、
第１の抵抗を介して電源電圧に接続された第１の出力端子と、
第２の抵抗を介して前記電源電圧に接続された第２の出力端子と、
制御電圧を入力する第１及び第２の利得調整端子と、
第１から第５までの５つのトランジスタを有し、
前記第１のトランジスタは、
ベースが前記コンデンサを介して前記入力端子に接続され、
エミッタが接地され、
コレクタが前記第２のトランジスタのエミッタに接続され、
前記第２のトランジスタは、
ベースが前記第１の利得調整端子に接続され、
エミッタが前記第１のトランジスタのコレクタに接続され、
コレクタが前記第２の出力端子に接続され、
前記第３のトランジスタは、
ベースが前記第２の利得調整端子に接続され、
エミッタが前記第１のトランジスタのコレクタに接続され、
コレクタが前記第１の出力端子に接続され、
前記第４のトランジスタは、
ベースが前記第２の利得調整端子に接続され、
エミッタが前記第１のトランジスタのベースに接続され、
コレクタが前記第２の出力端子に接続され、
前記第５のトランジスタは、
ベースが前記第１の利得調整端子に接続され、
エミッタが前記第１のトランジスタのベースに接続され、
コレクタが前記第１の出力端子に接続されている利得可変増幅装置を与える。

本発明は、信号を増幅してから分配するのではなく、複数の増幅器を適宜動作させて増幅器全体のゲインを可変させる。 従って、信号分配のための回路を省略することができる。 その結果、能動動作をする、つまりスイッチングを含まないトランジスタの縦積み段数を２段にすることができる。

また、上記のように、増幅器の出力信号を加算、減算することによって利得を調整する構成にしたので、ゲインを小さくしたときのＮＦ（Ｎｏｉｓｅ Ｆｉｇｕｒｅ）の増加を抑制することができる。 すなわち、増幅器の動作点を調製してゲイン調整を行うのではなく、予め用意した増幅器のＯＮ／ＯＦＦによってゲインの調製を行うため、各増幅器をＮＦの観点で適した動作点において動作させることができる。 従って、NFの低減にとっても有効となる。

複数の増幅器の出力の加算と減算を組み合わせることは、また出力電圧の平均値を一定に保つ事も可能にする。 従って、次段の処理回路のバイアス電圧にする回路設計が可能になり、直流カットのコンデンサを省略することができる。 これは集積回路においては回路面積を減らす事につながり、より小型化が可能になる。 さらに、予め用意する増幅器の数以上の利得設定が可能になる。 また、増幅器は、ゲート接地若しくはカスコード接続したトランジスタ回路を用いるため高周波まで一定の利得が得られる。

また、前段増幅器には、前段入力端子と固定前段増幅回路の最初のトランジスタ回路に、インダクタンス素子を用いることで、トランジスタのゲートとソース間の寄生容量を利用したインピーダンスマッチングを行い、入力インピーダンスを小さくすることができる。 これはＮＦを低下させるという効果も生む。

また、アクティブ・バランにおける定電流回路をソース・ディジェネレーション増幅器に置き換えたので、この部分でも増幅器のNFを下げることができる。 さらに、ソース・ディジェネレーション増幅器は、元々定電流回路が使用していた電力であるので、新たな消費電力を要しない。 以上のように、本発明の低雑音増幅器は、利得調整機能を有し、低電圧で動作させることができる。

実施の形態１のプログラマブル低雑音増幅装置の構成を示す図である。

実施の形態２のプログラマブル低雑音増幅装置の構成を示す図である。

実施の形態３のプログラマブル低雑音増幅装置の構成を示す図である。

実施の形態３のプログラマブル低雑音僧服装置のスイッチ部の具体的回路の構成を示す図である。

実施の形態４の前段増幅器の構成を示す図である。

実施の形態５のプログラマブル低雑音増幅装置の構成を示す図である。

実施の形態６のプログラマブル低雑音増幅装置の構成を示す図である。

実施の形態７のプログラマブル低雑音増幅装置の構成を示す図である。

実施の形態８のバイポーラトランジスタを用いたプログラマブル低雑音増幅装置の構成を示す図である。

従来の利得可変増幅器の構成を示す図である。

従来のデジタル信号で利得を変化させる増幅器の構成を示す図である。

図１１の個々の増幅回路を示す図である。

従来のアクティブ・バラン回路を示す図である。

（実施の形態１）
本明細書の説明においては、増幅素子としてＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いるが、バイポーラトランジスタも用いることができる。 従って、ゲート、ドレイン、ソースはバイポーラトランジスタでは、ベース、コレクタ、エミッタと読み替える。 また、トランジスタは「Ｑ」、インダクタンスは「Ｌ」、コンデンサは「Ｃ」、抵抗は「Ｒ」というアルファベットの後ろに数字をつけて表し、アルファベットと数字だけで、その素子を特定する。 例えば、コンデンサＣ１０００は単に「Ｃ１０００」という場合もある。

図１に本発明のプログラマブル低雑音増幅装置１の構成を示す。 図１は、前段増幅器Ａ１がついている状態を示している。 まず、前段増幅回路を説明する。

前段入力端子ＩＮ１の後にインダクタンスＬ１とコンデンサＣ１が直列に接続されている。 コンデンサＣ１の出力はトランジスタＱ１のゲートに入力され、また、トランジスタＱ１のゲートは抵抗ＲＢ１を介して電圧ＶＢ２でバイアスされている。 トランジスタＱ１のソースはインダクタンスＬ２を介して接地されている。

前段入力端子ＩＮ１からトランジスタＱ１までが前段増幅器で、ソース・ディジェネレーション増幅回路になっている。 インダクタンスのＬ１とＬ２は、入力インピーダンスの整合を行なうためのものである。 Ｌ１とＬ２およびＱ１のゲートとソースの間の浮遊容量を利用して入力インピーダンスの整合をとることができ、入力インピーダンスを低く抑えることができる。 これは前段増幅器Ａ１とプログラマブル低雑音増幅装置１を合わせた全体のＮＦの改善に効果がある。

入力信号はこのソース・ディジェネレーション増幅回路で増幅されたのち、トランジスタＱ１のドレインから電流信号として出力される。 従って前段増幅器の出力端子となる前段出力端子ＰＯＵＴはＱ１のドレインである。

次にプログラマブル低雑音増幅装置１の構成を説明する。 プログラマブル低雑音増幅装置の入力端子ＩＮ２は、前段出力端子であるＱ１のドレインに接続される。 従って、前段増幅器の出力が入力信号として入力端子ＩＮ２から入力される。 プログラマブル低雑音増幅装置は、複数の増幅器が並列に接続されており、それぞれの増幅器の出力は、スイッチによって出力先を変更できるようになっている。

例えば１つの増幅器は、Ｑ３４とＱ４４とＱ２からなり、この増幅回路の出力の切換スイッチはＳ８６とＳ９６である。 今これらの素子によって構成される増幅器を増幅器４と呼ぶ。 この増幅器４はＱ３４とＱ２、Ｑ４４が対になる構成である。 なお、トランジスタＱ５１とＱ４８は、入力信号が小さい場合に使用する回路であり、後ほど説明する。

増幅器４の説明
本発明のプログラマブル低雑音増幅器は、複数の増幅器が入力信号に対して並列にならんでいる。 そこで、まず１つの増幅器について構成と動作を説明する。 ゲート接地されたＱ３４は入力された信号を同相増幅し、ソース接地されたＱ２とゲート接地されたＱ４４はカスコード接続されており、このＱ２とＱ４４の２つのトランジスタで入力信号を逆相増幅する。 ここで、同相増幅とは、入力信号と同じ位相で信号が増幅されるという意味であり、逆相増幅とは入力信号の位相が反転されて増幅されるという意味である。

入力信号は、Ｑ３４とＱ２によって同相と逆相の信号に分けられるので、この部分で非平衡信号は平衡信号へ変換される。 すなわち、アクティブ・バランを構成している。 出力は同相側の出力がＱ３４のドレインから、また逆相側の出力はＱ４４のドレインから得る。

より詳細な接続関係は以下の通りである。 Ｑ３４は、ゲートがバイアス電圧ＶＢ１に接続されている。 Ｑ３４のソースは入力端子ＩＮ２に接続されており、ドレインはスイッチＳ８６を介して、出力端子ＯＵＴ１か出力端子ＯＵＴ２に接続される。 出力端子ＯＵＴ１は抵抗Ｒ１を介して電源電圧Ｖｄｄに接続されている。 また出力端子ＯＵＴ２は抵抗Ｒ２を介して電源電圧Ｖｄｄに接続されている。

以上のような構成の回路は以下のように動作する。 前段入力端子ＩＮ１に信号が入力されると、信号はＱ１のゲートに入力され、その信号に応じて電流がＱ１のドレインからソースに流れる。 この電流はＩＮ２の入力信号であり、Ｑ３４のソースに流れる電流を増加させる。 すなわち、ドレイン−ソース間の電流が増加する。

スイッチＳ８６が出力端子ＯＵＴ１に接続されているとすると、抵抗Ｒ１を流れる電流が増加するので、出力端子ＯＵＴ１は電位が下降する。 Ｑ３４のドレインがＳ８６によって出力端子ＯＵＴ２に接続されている場合は、同じように出力端子ＯＵＴ２の電位が下降する。 すなわち、Ｑ３４を中心とするこの回路は、入力端子ＩＮ２に入力された信号を同相増幅する回路である。 この同相側増幅回路の出力となる同相側出力端子はＱ３４のドレインである。 以後同じ機能若しくは構成の回路を、同相側増幅回路と呼ぶ。

Ｑ２はゲートが入力端子ＩＮ２に接続されており、ソースは接地されている。 またドレインはＱ４４のソースに接続されている。 Ｑ４４のゲートは、バイアス電圧ＶＢ１に接続されている。 Ｑ４４のドレインは、スイッチＳ９６を介して出力端子ＯＵＴ１か出力端子ＯＵＴ２に接続されている。 すなわち、Ｑ２とＱ４４はカスコード接続されている。 ここでＱ２は入力側トランジスタ、Ｑ４４は出力側トランジスタと呼ぶ。

以上のような構成の回路は以下のように動作する。 前段入力端子ＩＮ１に信号が入力されると入力端子ＩＮ２からグランドに対して電流が流れるのは同相側増幅回路の場合とおなじである。 従って、Ｑ２のゲートからグランドに対して電流が流れる。 これによってＱ２のドレインからソースに流れる電流は減少する。 Ｑ２のドレインはＱ４４のソースに接続されているので、Ｑ４４のドレイン−ソース間の電流が減少する。

スイッチＳ９６が出力端子ＯＵＴ２に接続されているとすると、抵抗Ｒ２を流れる電流が減少するので、出力端子ＯＵＴ２は電位が上昇する。 Ｑ４４のドレインがＳ９６によって出力端子ＯＵＴ１に接続されている場合は、同じように出力端子ＯＵＴ１の電位が上昇する。 すなわち、Ｑ２とＱ４４によるこの回路は、入力端子ＩＮ２に入力された信号を逆相増幅する回路である。 この逆相側増幅回路の出力となる逆相側出力端子はＱ４４のドレインである。 以後同じ構成の回路を、逆相側増幅回路と呼ぶ。

このようにトランジスタを接続することで、同相側のトランジスタの積み重ねは、Ｑ３４とＱ１の２つであり、逆相側の積み重ねもＱ４４とＱ２の２つでよい。 従って、コレクタ−エミッタ間に印加するために必要な電源電圧Ｖｄｄは、従来提案されていた３つの場合より低くてよい。

ここでスイッチＳ８６とＳ９６は、連動した動作を行う。 具体的には、Ｓ８６が出力端子ＯＵＴ１に接続された場合は、Ｓ９６は出力端子ＯＵＴ２へ接続され、Ｓ８６が出力端子ＯＵＴ２へ接続した場合は、Ｓ９６は出力端子ＯＵＴ１へ接続される。 すなわち、増幅器４の同相側増幅回路の出力点である同相側出力端子と逆相側増幅回路の出力点である逆相側出力端子は、それぞれ、出力端子ＯＵＴ１かＯＵＴ２のどちらかに接続される。 そして、この切換は制御信号Ｃ１１によって制御される。

増幅回路４の動作をまとめると、以下のようになる。 まず制御信号Ｃ１１によってスイッチＳ８６は出力端子ＯＵＴ１へ、スイッチＳ９６は出力端子ＯＵＴ２に接続されたとする。 入力端子ＩＮ２に信号が入力されると、同相側増幅回路の出力端子になっている出力端子ＯＰＵＴ１には、入力信号と同相で増幅された信号が出力される。

一方逆相側増幅回路の出力端子になっている出力端子ＯＵＴ２には、入力信号と逆相で増幅された出力が出力される。 ここで、Ｑ３４とＱ４４の形状（ゲート長やゲート幅）を同一にするなど、いくつかの条件を満たすように作成しておけば、出力端子ＯＵＴ１と出力端子ＯＵＴ２は同じ電圧だけ上昇、下降を行い、差動出力を得る事ができる。 スイッチＳ８６とＳ９６の接続が逆になった場合は、ＯＵＴ１の電圧は下降し、ＯＵＴ２の電圧は上昇する。

また、図１では、スイッチＳ８６とＳ９６は出力端子ＯＵＴ１かＯＵＴ２へ必ず接続することになっているが、どちらにも接続せず、どちらも開放か、どちらもグランドに接続するといった接続先を有していても良い。 この場合は、増幅器４の同相側増幅器、逆相側増幅器のいずれも出力端子ＯＵＴ１とＯＵＴ２の間の電位差への寄与はゼロとなる。

３つの増幅器の関係
プログラマブル低雑音増幅装置１は増幅器４と基本的に同じ構成の増幅器が３つ並列に接続されている。 具体的には、Ｑ３４とＱ２、Ｑ４４とスイッチＳ８６、Ｓ９６からなる増幅器４、Ｑ３２とＱ２、Ｑ４２とスイッチＳ８５、Ｓ９５からなる増幅器２、Ｑ３１とＱ２、Ｑ４１からなる増幅器１である。

それぞれの増幅器ではＱ２は共通になっている。 増幅器毎にＱ２を設けてもよいが、Ｑ２を共通にしたほうが、ノイズの点で有利である。 また、増幅器１にはスイッチがなく、Ｑ３１とＱ４１のゲートは常にバイアス電圧ＶＢ１に接続されている。 すなわち、増幅器１は常に動作している。 そこで増幅器１は固定増幅器と呼ぶ。 そして固定増幅器以外の並列に接続された増幅器を利得可変用増幅器と呼ぶ。 固定増幅器は常に出力端子ＯＵＴ１とＯＵＴ２に接続されている点を除けば、利得変換用増幅器と構成等は同じである。 また、それぞれの利得可変用増幅器の出力先を切り替えるスイッチＳ８５乃至Ｓ９５をスイッチ部と呼ぶ。 スイッチ部は増幅器１、２および４の同相側出力端子と逆相側出力端子を出力端子ＯＵＴ１かＯＵＴ２へ排他的に接続する。 また、これらの接続は増幅器毎に行われる。 なお、ここで「排他的に接続する」とは、同相側出力端子を出力端子ＯＵＴ１に接続した時には、逆相側出力端子を必ず出力端子ＯＵＴ２へ接続し、同相側出力端子を出力端子ＯＵＴ２に接続した時には、逆相側出力端子を必ず出力端子ＯＵＴ１へ接続することをいう。

固定増幅器は常に動作しているので、入力信号の固定増幅器による増幅出力は常に出力端子ＯＵＴ１とＯＵＴ２の間の電圧として出力される。 固定増幅器の同相側増幅回路の出力であるＱ３１のドレインは出力端子ＯＵＴ１へ、逆相側増幅回路の出力であるＱ４１のドレインは出力端子ＯＵＴ２へ接続されている。

そこで、増幅器２と４の出力は、それぞれの同相側増幅回路と逆相側増幅回路の出力が、固定増幅器の出力端子への接続と同じ接続である場合は、固定増幅器の利得に利得を加算する。 すなわち、プログラマブル低雑音増幅装置全体の利得を大きくする。 一方、固定増幅器の出力端子への接続と逆に接続する場合は固定増幅器の利得から利得を減算する。 すなわち、プログラマブル低雑音増幅装置全体の利得を小さくする。

すなわち、制御信号Ｃ１１によってスイッチＳ８６が出力端子ＯＵＴ１へ接続し、スイッチＳ９６が出力端子ＯＵＴ２へ接続されると、増幅器４は加算機能増幅器となる。 固定増幅器の同相側増幅回路の出力が接続されている出力端子ＯＵＴ１に同相側増幅回路の出力であるＱ３４のドレインが接続され、固定増幅器の逆相側増幅回路の出力が接続されている出力端子ＯＵＴ２に逆相側増幅回路の出力であるＱ４４のドレインが接続されるからである。

反対にスイッチＳ８６が出力端子ＯＵＴ２へ接続され、スイッチＳ９６が出力端子ＯＵＴ１へ接続されると、増幅器４は減算機能増幅器となる。 固定増幅器の同相側増幅回路の出力が接続されている出力端子ＯＵＴ１に逆相側増幅回路の出力であるＱ４４のドレインが接続され、固定増幅器の逆相側増幅回路の出力が接続されている出力端子ＯＵＴ２に同相側増幅回路の出力であるＱ３４のドレインが接続されるからである。

増幅器２も同様に制御信号Ｃ２１によって、スイッチＳ８５が出力端子ＯＵＴ１に接続され、スイッチＳ９５が出力端子ＯＵＴ２に接続された場合は加算機能増幅器となる。 一方、制御信号Ｃ２１によって、スイッチＳ８５が出力端子ＯＵＴ２に接続され、スイッチＳ９５が出力端子ＯＵＴ１に接続された場合は減算機能増幅器となる。

このように各増幅器が接続されることで、プログラマブル低雑音増幅装置１全体としての利得をスイッチ部の切り替え、すなわち制御信号Ｃ１１とＣ２１によって調節することができる。 例えば、スイッチＳ８５を出力端子ＯＵＴ１へ、スイッチＳ９５を出力端子ＯＵＴ２へ接続し、スイッチＳ８４を出力端子ＯＵＴ１へ、スイッチＳ９４を出力端子ＯＵＴ２へ接続すると、増幅器２および増幅器４は加算機能増幅器となる。 すると、プログラマブル低雑音増幅装置１全体としては、固定増幅器と増幅器２と増幅器４のそれぞれの利得の和を有する利得の増幅装置となる。

一方、スイッチＳ８５を出力端子ＯＵＴ２へ、スイッチＳ９５を出力端子ＯＵＴ１へ接続し、スイッチＳ８４を出力端子ＯＵＴ２へ、スイッチＳ９４を出力端子ＯＵＴ１へ接続すると、増幅器２および増幅器４はともに減算機能増幅器となる。 すると、プログラマブル低雑音増幅装置１全体としては、固定増幅器の利得から増幅器２と増幅器４のそれぞれの利得を引いた利得の増幅装置となる。 すなわち、プログラマブル低雑音増幅装置は、制御信号Ｃ１１とＣ２１によって利得を可変できる増幅装置となる。

また、利得を加算する場合は、同相側増幅回路の出力同士、逆相側増幅回路の出力同士を接続し、利得を減算する場合は、同相側増幅回路の出力と逆相側増幅回路の出力同士、および逆相側増幅回路の出力と同相側増幅回路の出力同士を接続する。 従って、出力端子ＯＵＴ１とＯＵＴ２の出力は常に一定の電圧を中心として電位差が増減することとなる。 この中心電圧は、プログラマブル低雑音増幅装置１の次段の処理回路においてバイアス電位として利用する事ができ、次段の処理回路の間に配置する直流カットのためのコンデンサを省略する事ができるという効果を生み出す。 なお、すでに述べたように同相側増幅回路の出力点は同相側出力端子であり、逆相側増幅回路の出力点は逆相側出力端子である。

また、このように複数の増幅器を並列にならべ、適宜出力先を切り替える構成にしたので、増幅した信号を分配するだけの回路が不要となる。 従って、トランジスタの縦積み段数を減らすことができる。 また、増幅器をスイッチ切り替えすることで利得を変えているので、利得切り替えにともない電源電圧を上げる必要がない。 また、信号を逆相加算することにより利得を切り替えているので、利得を低下させたときのＮＦの増加をある程度抑えることができる。

各増幅器は、トランジスタのゲート幅の設計によって利得を設定することができる。 今、固定増幅器の利得をＡ１、増幅器２の利得をＡ２、増幅器４の利得をＡ４とする。 そして、増幅器２および４が加算機能増幅器として動作する場合はプラス（＋）の利得で表し、減算機能増幅器として動作する場合はマイナス（−）の利得で表すことにする。

以上のように各増幅器の利得を設定すると、プログラマブル低雑音増幅器１の利得は、いくつかの利得に変更することができる。 その組合せは、利得Ａ２、Ａ４について、プラスかマイナスかの２通りがあるので、４通りである。 利得Ａ１は固定増幅器の利得であるので常に選択されている。

さて、チューナにおけるプログラマブル低雑音増幅装置１としては、できるだけ等間隔の利得制御ができれば、受信信号に応じた対応が可能となるため、制御も簡単に行なえ好ましい。 ここで、等間隔とは、デシベル換算で等間隔であればより好ましい。 そこで、本発明のプログラマブル低雑音増幅器１は、上記のような構成にした上にさらに、利得Ａ１は、Ａ２とＡ４の和より大きい設定とする。 また、Ａ２の利得はＡ４より大きくする。

このように設定することで最も大きな利得から最も小さい利得までを細かく利得調整することができる。 例えばＡ１の利得を５、Ａ２を３、Ａ４を１とする。 プログラマブル低雑音増幅器１の利得可変増幅器全体として最も大きな利得は、Ａ１＋Ａ２＋Ａ４＝５＋３＋１＝９となる。 以下、Ａ１＋Ａ２−Ａ４＝５＋３−１＝７、Ａ１−Ａ２＋Ａ４＝５−３＋１＝３、そして最も小さな利得は、Ａ１−Ａ２−Ａ４＝５−３−１＝１である。

また、上記の説明では、増幅器２および増幅器４は、加算機能増幅器か減算機能増幅器の二者択一としたが、すでに説明したように出力に寄与しないようにしてもよい。 具体的には増幅器２および増幅器４の同相側増幅回路の出力と逆相側増幅回路の出力を、出力端子ＯＵＴ１とＯＵＴ２のどちらにも接続しないような接続先をスイッチＳ８５、Ｓ９５Ｓ８６、Ｓ９６に設ける。 このようにすれば、増幅器２及び増幅器４の利得をプログラマブル低雑音増幅器全体の利得に加算的、減算的、寄与させない、の３通りの選択が可能となり、全部で９通りの利得制御が可能になる。 具体的には、増幅器４の利得を使わないこととすると、Ａ１＋Ａ２＝５＋３＝８という上記説明では設定できなかった利得の設定も可能となる。

また、Ａ１、Ａ２、Ａ４の選び方は、他の数値であっても構わない。 例えば、Ａ１、Ａ２、Ａ４をそれぞれ、４、２、１とすれば、全体の利得は７から１までの範囲で得る事ができる。 また、ここでは利得変換用増幅器が２つの場合を説明したが、いくつ用意しても構わない。 例えば、利得変換用増幅器を３つ、４つそれ以上と用意してもよい。

なお、ここでは固定増幅器にはスイッチがなく常にゲートにバイアス電圧が印加され動作状態にあるように説明を行なった。 しかし、固定増幅器は常に動作状態にある増幅器であればよく、スイッチを有していて、そのスイッチが常にＯＮになっていても構わない。 さらに、複数の増幅器を組み合わせて必ず一定の出力があるようにスイッチで調整する構成であっても構わない。

例えば上記の例で言うとＡ１の固定増幅器をＡ２０、Ａ２１、Ａ２２、Ａ２３という利得を有する４つのスイッチのある増幅器に置き換え、各利得をＡ１＝Ａ２０＋Ａ２１＝Ａ２２＋Ａ２３のように設定する。 そして、利得がＡ２０とＡ２１の増幅器若しくは利得がＡ２２とＡ２３の増幅器のいずれかのペアが必ず選択されるように制御するなどである。
もちろんスイッチを有しない固定増幅器は複数あってもよい。

トランジスタＱ４８、Ｑ５１の説明
プログラマブル低雑音増幅装置１の雑音の影響を小さくするためには利得可変増幅器の入力段のトランジスタＱ２の雑音を減らすことが肝要であり、そのための手段としてＱ２に流れるドレイン電流Ｉ２を大きくするという手段がある。 そこで、Ｑ２に流れる電流を多くし、なおかつ出力端子ＯＵＴ１およびＯＵＴ２の平均電圧を一定にすることに必要となるのがＱ４８のトランジスタである。

Ｑ４８のゲートは、バイアス電圧ＶＢ１へ接続されており、ドレインはスイッチＳ７２を介して電源電圧Ｖｄｄに接続されている。 またＱ４８のソースは、Ｑ２のドレインに接続されている。 このＱ４８の動作は以下のようになる。 なお、スイッチＳ７２は電源電圧に接続されており、スイッチＳ７１は開放（切断）されているものとする。 従ってＱ５１は動作しない。

まず、同相側増幅回路のトランジスタのソースに流れる総電流と、逆相側増幅回路のトランジスタのソースに流れる総電流は大きさが同じである。 なぜなら、同じバイアス電圧ＶＢ１が印加されており、それぞれ対になるトランジスタは形状（ゲート長、ゲート幅）が同じに設計されるからである。

従って、同相側増幅回路のトランジスタのソースにＩ１の総電流が流れたとすると、逆相側増幅回路のトランジスタのソースにもＩ１の総電流が流れる。 しかし、Ｑ４８が逆相側増幅回路のトランジスタのソースに接続されており、Ｑ４８が（Ｉ２−Ｉ１）の電流を流すように設計されていると、逆相側増幅回路のトランジスタのソースにはＩ２の総電流を流す事が出来る。

これはＱ２のドレイン電流であるので、Ｉ１が小さい時でもＱ２にはＩ１より十分大きな電流Ｉ２を流す事が出来る。 これによって、Ｑ２のＮＦを小さくする事ができる。 また、スイッチ部で増幅器の出力先を切替えても、出力電圧は一定の平均値を中心とした平衡出力を得ることができる。 ここで、Ｑ４８は入力側トランジスタのドレインに接続された電流源である。

このようにＱ４８によってＱ２の低雑音化が可能であるが、消費電力は多くなる。 ところで、チューナとしては復調段階でのＳＮＲが十分確保できていればよい。 ＳＮＲは入力信号が小さい場合はノイズの低減が重要となるが、入力信号が十分に大きい場合は、ノイズの低減化はさほど気にする必要はなくなる。 そこで、入力信号の大小に応じてＱ４８による電流を入力側トランジスタに流すか否かを選択できるようにしたのがスイッチＳ７２である。

このスイッチＳ７２は、プログラマブル低雑音増幅器１の後段にある復調部分（図示せず）によるＳＮＲを計測若しくは算出する部分からの制御信号、若しくはプログラマブル低雑音増幅器１の前段にあるアンテナの受信レベルを判断する部分（図示せず）、からの制御信号によってＯＮ／ＯＦＦされるようにするのが好ましい。

さらにＱ４８がＯＮになった場合に入力側トランジスタの数を増やすようにしてもよい。 これがＱ５１である。 Ｑ５１のゲートはＱ２のゲートと同様に入力端子ＩＮ２に接続されており、ソースは接地されている。 そしてドレインはスイッチＳ７１を介してＱ２のドレインに接続されている。 すなわち、Ｑ５１はＱ２と同様の逆相側増幅回路の入力側トランジスタである。

このような接続にしているために、スイッチＳ７１が導通状態の時はＱ５１とＱ２が逆相側増幅回路の入力側トランジスタとして働き、スイッチＳ７１が切断状態になると、Ｑ２だけが入力段のトランジスタとなる。

次にＱ５１が加わった場合のプログラマブル低雑音増幅装置１の動作を説明する。 プログラマブル低雑音増幅装置１の前段には図示しない入力レベル検出器があり、その検出器からの信号によって現在の受信レベルが十分に大きいか否かの制御信号を受ける。 なお、プログラマブル低雑音増幅装置１の後段で行なう復調器などでＳＮＲを判断し、その信号を制御信号として用いてもよい。

その制御信号は、スイッチＳ７１とスイッチＳ７２に働く。 スイッチＳ７１とＳ７２は、入力信号レベルが高いときは共に切断状態とされ、入力信号レベルが低いときは共に導通状態とされる。 すなわち、Ｓ７１はＱ５１のドレインをＱ２のドレインに接続し、Ｓ７２はＱ４８のドレインを電源電圧Ｖｄｄに接続する。

受信レベルが高い場合は、Ｑ４８が働かないため、Ｑ２へ印加される低雑音化のための電流は流れない。 また、Ｑ５１も入力側トランジスタとならない。 従って、プログラマブル低雑音増幅装置１は、雑音は大きくなるが、消費電力は小さくなる。

受信レベルが低い場合は、Ｓ７１とＳ７２は導通状態となるので、Ｑ４８とＱ５１が動作状態となる。 Ｑ４８が動作状態となるので、逆相側増幅回路の入力側トランジスタとなるＱ２とＱ５１には、低雑音化のための電流が流される。 しかも、逆相側増幅回路の入力段のトランジスタはＱ２とＱ５１の２つが働くので、より多くの電流を増幅回路に流すことができる。

ここで、形状（ゲート長、ゲート幅）の設定によって、Ｑ５１の利得をＱ２の利得より大きくしておけば、受信レベルが低い時の動作としてより効果が上がる。 従って、消費電力は多くなるが、小入力信号を低雑音で大きく増幅することができる。 なお、ここではスイッチＳ７１とＳ７２を連動して切り替えることとしたが、それぞれ独立して制御できるようにしてもよい。

（実施の形態２）
図２に本実施の形態のプログラマブル低雑音増幅器２の構成を示す。 前段増幅器Ａ１は実施の形態１と同じである。 また、トランジスタＱ４８とＱ５１も実施の形態と同じである。 本実施の形態では、加算機能増幅器と減算機能増幅器を別々に用意する。 以下の説明では、Ｑ４８およびＱ５１の説明は省略する。

増幅器を具体的に列挙すると、Ｑ３５とＱ２、Ｑ４５とスイッチＳ８４、Ｓ９４からなる増幅器５、Ｑ３４とＱ２、Ｑ４４とスイッチＳ８３、Ｓ９３からなる増幅器４、Ｑ３３とＱ２、Ｑ４３とスイッチＳ８２、Ｓ９２からなる増幅器３、Ｑ３２とＱ２、Ｑ４２とスイッチＳ８１、Ｓ９１からなる増幅器２、Ｑ３１とＱ２、Ｑ４１からなる増幅器１である。 増幅器１は固定増幅器である。

本実施の形態では、増幅器２および増幅器４は加算機能増幅器であり、増幅器３および増幅器５は減算機能増幅器である。 すなわち、増幅器２及び増幅器４の同相側増幅回路の出力は、固定増幅器の同相側増幅回路の出力が接続されている出力端子ＯＵＴ１に接続され、逆相側増幅回路の出力は、固定増幅器の逆相側増幅回路の出力が接続されている出力端子ＯＵＴ２に接続されている。 一方、増幅器３及び増幅器５の同相側増幅回路の出力は、固定増幅器の逆相側増幅回路の出力が接続されている出力端子ＯＵＴ２に接続され、逆相側増幅回路の出力は、固定増幅器の同相側増幅回路の出力が接続されている出力端子ＯＵＴ１に接続されている。 そして、増幅器２と増幅器３および増幅器４と増幅器５はそれぞれ、同じ利得に設定される。

それぞれの増幅器の同相側増幅回路と逆相側増幅回路の出力を出力端子に接続するスイッチＳ８１乃至Ｓ９４は、１つの増幅器に関しては連動して動作する。 具体的な例を増幅器２で説明する。 増幅器２の同相側増幅回路の出力を出力端子ＯＵＴ１に接続するスイッチＳ８１と、逆相側増幅回路の出力を出力端子ＯＵＴ２に接続するスイッチＳ９１は、共に出力端子に接続するか、共に切断するかを選択する。

なお、それぞれの増幅器のスイッチをまとめてスイッチ部と呼ぶ。 スイッチ部は、利得を変化させる制御信号によって制御される。 制御信号の由来は特に限定しないが、チューナ全体を制御する制御部図示せずからの制御信号で制御されるようにしてもよい。

このように構成することで、本実施の形態のプログラマブル低雑音増幅装置２は、以下のように動作する。 固定増幅器の利得をＡ１とし、増幅器２の利得をＡ２、増幅器３の利得を−Ａ２、増幅器４の利得をＡ４、増幅器５の利得を−Ａ４、とする。 増幅器２乃至増幅器５はそれぞれ出力を出力端子に接続するかしないかをスイッチ部で選択できる。 例えば増幅器５を出力端子に接続するようにスイッチ部を制御すると、−Ａ４の利得を固定増幅器の利得Ａ１に加算することになる。

すなわち、増幅器２乃至５を独立して選択することで、Ａ２とＡ４を加算する、減算する、ゼロにするという３つの場合があり、プログラマブル低雑音増幅装置２は、全部で９通りの利得に変更することができる。 なお、この場合、極性が反対で利得の絶対値が同じ増幅器２と増幅器３および増幅器４と増幅器５を同時に接続するようなスイッチ操作は行わないようにするのが望ましいのはいうまでもない。

（実施の形態３）
図３に本実施の形態のプログラマブル低雑音増幅装置３の構成を示す。 本実施の形態では、増幅器の出力を切り替えるのではなく、増幅器を構成するトランジスタを動作状態（ＯＮ）にするか非動作状態（ＯＦＦ）にするかをスイッチによって選択する。

プログラマブル低雑音増幅装置３の入力端子ＩＮ２は、前段出力端子であるＱ１のドレインに接続される。 従って、前段増幅器の出力が入力信号として入力端子ＩＮ２から入力される。 プログラマブル低雑音増幅装置３は、複数の増幅器が並列に接続されており、それぞれの増幅器は、スイッチによってＯＮ／ＯＦＦできるようになっている。

例えば１つの増幅器は、Ｑ３７とＱ４７とＱ２からなり、この増幅回路のＯＮ／ＯＦＦのスイッチがスイッチＳ３１である。 今これらの素子によって構成される増幅器を増幅器７と呼ぶ。 この増幅器７はＱ３７とＱ２、Ｑ４７が対になる構成である。 スイッチ以外の増幅器の構成は実施の形態１と同じである。

増幅器７の説明
ゲート接地されたＱ３７は入力された信号を同相増幅し、ソース接地されたＱ２とゲート接地されたＱ４７はカスコード接続されており、このＱ２とＱ４７の２つのトランジスタで入力信号を逆相増幅する。

入力信号は、Ｑ３７とＱ２によって同相と逆相の信号に分けられるので、この部分で非平衡信号は平衡信号へ変換される。 すなわち、アクティブ・バランを構成している。 出力は同相側の出力がＱ３７のコレクタから、また逆相側の出力はＱ４７のコレクタから得る。

より詳細な接続関係は以下の通りである。 Ｑ３７は、ゲートがスイッチＳ３１を介して、接地かバイアス電圧ＶＢ１に接続されている。 Ｑ３７のソースは入力端子ＩＮ２に接続されており、ドレインは抵抗Ｒ２を介して電源電圧Ｖｄｄに接続されている。 Ｑ３７のコレクタと抵抗Ｒ２の間から出力端子ＯＵＴ２が取り出される。 トランジスタＱ３７は同相側増幅回路を構成する。

Ｑ２はゲートが入力端子ＩＮ２に接続されており、ソースは接地されている。 またドレインはＱ４７のソースに接続されている。 Ｑ４７のゲートは、スイッチＳ３１を介して、接地かバイアス電圧ＶＢ１に接続されている。 Ｑ４７のドレインは、抵抗Ｒ１を介して電源電圧Ｖｄｄに接続されている。 Ｑ４７のドレインと抵抗Ｒ１の間から出力端子ＯＵＴ１が取り出される。 カスコード接続されたＱ２とＱ４７を中心とするこの回路は逆相側増幅回路である。

スイッチＳ３１は、Ｑ３７とＱ４７のゲートを接地するか、バイアス電圧ＶＢ１に接続するかを選択するスイッチである。 スイッチＳ３１は、プログラマブル低雑音増幅装置３の外からの制御信号Ｃ３１によって制御される。

以上のような接続関係によって増幅器７は以下のように動作する。 スイッチＳ３１によってＱ３７とＱ４７のゲートが接地された場合は、これらのトランジスタは動作せず、Ｑ３７およびＱ４７のドレインからは出力はない。 すなわち、出力端子ＯＵＴ１とＯＵＴ２の間の電位差への寄与はゼロである。 スイッチＳ３１によってバイアス電圧ＶＢ２がＱ３７とＱ４７のゲートに印加された時は、増幅器７は増幅動作を行う。

入力端子ＩＮ２からの入力信号は、Ｑ３７のソースに入力され、電源電圧Ｖｄｄからの電圧降下として出力端子ＯＵＴ２から取り出される。

また入力端子ＩＮ２からの入力信号はＱ２のゲートにも入力される。 入力信号電流の逆相の電流がＱ２のドレインすなわち、Ｑ４７のソースに流れる。 Ｑ４７のソースに入力された逆相の入力信号は電源電圧Ｖｄｄからの電圧降下として出力端子ＯＵＴ１から取り出される。

ここで、Ｑ３７とＱ４７の特性を整合させるなど、いくつかの条件を満たすようにしておけば、それぞれのトランジスタのドレインからの出力は、大きさが同じで向きが逆の出力となる。 すなわち、出力端ＯＵＴ１が上昇すれば、同じ電圧だけ出力端子ＯＵＴ２が下降し、出力端子ＯＵＴ１が下降すれば同じ電圧だけ出力端ＯＵＴ２は上昇する。

７つの増幅器の関係
プログラマブル低雑音増幅装置３は増幅器７と基本的に同じ構成の増幅器が７つ並列に接続されている。 具体的には、Ｑ３６とＱ２、Ｑ４６とスイッチＳ３２からなる増幅器６、Ｑ３５とＱ２、Ｑ４５とスイッチＳ２１からなる増幅器５、Ｑ３４とＱ２、Ｑ４４とスイッチＳ２２からなる増幅器４、Ｑ３３とＱ２、Ｑ４３とスイッチＳ１１からなる増幅器３、Ｑ３２とＱ２、Ｑ４２とスイッチＳ１２からなる増幅器２、Ｑ３１とＱ２、Ｑ４１からなる増幅器１である。

それぞれの増幅器ではＱ２は共通になっている。 また、増幅器１は固定増幅器である。 また、それぞれの増幅器をＯＮ／ＯＦＦするスイッチＳ１１乃至Ｓ３２がスイッチ部である。

固定増幅器は常に動作しているので、入力信号の固定増幅器による増幅出力は常に出力端子ＯＵＴ１とＯＵＴ２の間の電圧として出力される。 固定増幅器の同相側増幅回路の出力であるＱ３１のコレクタは出力端子ＯＵＴ１へ、逆相側増幅回路の出力であるＱ４１のコレクタは出力端子ＯＵＴ２へ接続されている。

従って、増幅器２乃至７のうち、それぞれの同相側増幅回路と逆相側増幅回路の出力が、固定増幅器の出力端子への接続と同じ接続であるものは、加算機能増幅器であり、増幅装置３全体の利得を大きくする。 一方、固定増幅器の出力端子への接続と逆に接続する増幅器は減算機能増幅器であり、増幅装置３全体の利得を小さくする。 具体的には、増幅器２、４、６が加算機能増幅器であり、増幅器３、５、７は減算機能増幅器である。

ここで、増幅器２、４、６は第１の増幅器群とも呼び、増幅器３、５、７を第２の増幅器群とも呼ぶ。 第１の増幅器群に属する個々の増幅器は、同相側増幅回路の出力端子が出力端子ＯＵＴ１へ接続され逆相側増幅回路の出力端子が出力端子ＯＵＴ２へ接続されている。 一方、第２の増幅器群に属する個々の増幅器は、同相側増幅回路の出力端子が出力端子ＯＵＴ２へ接続され逆相側増幅回路の出力端子が出力端子ＯＵＴ１へ接続されている。

このように各増幅器が接続されることで、プログラマブル低雑音増幅装置全体としての利得を各増幅器のＯＮ／ＯＦＦで調節することができる。 例えば、スイッチＳ１２をＯＮ、すなわちバイアス電圧ＶＢ１へ接続し、その他のスイッチをすべてＯＦＦ、すなわち接地させると、固定増幅器以外では増幅器２だけが動作状態となる。 すると、利得可変増幅器全体としては、固定増幅器による信号の利得と、増幅器２による信号の利得が加算された利得をもつ増幅器として動作するようになる。

一方、スイッチＳ１１だけをＯＮ状態とし、その他のスイッチを全てＯＦＦ状態にすると、固定増幅器と増幅器３だけが動作状態となる。 この場合は、増幅装置３全体としては、固定増幅器による信号の利得から増幅器３による信号の利得を減算した利得を持つ増幅器として動作することになる。

また、出力端子ＯＵＴ１とＯＵＴ２の間の出力は常に一定の電圧を中心として電位差が増減することとなるのは実施の形態１と同じである。 従って、直流カットのためのコンデンサを省略する事ができるという効果を生み出す。

また、このように複数の増幅器を並列にならべ、適宜ＯＮ／ＯＦＦする構成にしたので、増幅した信号を分配するだけの回路が不要となる。 従って、トランジスタの縦積み段数を減らすことができる。

また、増幅器をスイッチ切り替えすることで利得を変えているので、利得切り替えにともない電源電圧を上げる必要がない。 また、信号を逆相加算することにより利得を切り替えているので、利得を低下させたときのＮＦの増加をある程度抑えることができる。

各増幅器は、トランジスタのゲート幅の設計によって利得を設定することができる。 本発明のプログラマブル低雑音増幅器３の利得可変用増幅器では、増幅器７と６、増幅器５と４、増幅器３と２をそれぞれ同じ利得に設定する。 従って、これらは利得の絶対値が同じである加算機能増幅器と減算機能増幅器の対である。 今、固定増幅器の利得をＡ０、増幅器２および３の利得をＡ１、増幅器４および５の利得をＡ２、増幅器６および７の利得をＡ３とする。 そして、固定増幅器の利得を加算する増幅器の利得をプラス（＋）の利得で表し、固定増幅器の利得を減算する増幅器の利得をマイナス（−）の利得で表すことにする。

すると、増幅器２の利得は「＋Ａ１」で、増幅器３の利得は「−Ａ１」である。 同様に増幅器４、６の利得はそれぞれ「＋Ａ２」、「＋Ａ３」であり、増幅器５、７の利得はそれぞれ「−Ａ２」、「−Ａ３」である。

以上のように各増幅器を接続し、また各増幅器の利得を設定すると、各増幅器をスイッチによって適宜選択すると、プログラマブル低雑音増幅装置３の利得可変増幅器の利得を変更することができる。 その組合せは、利得Ａ１、Ａ２、Ａ３について、プラスかマイナスか選択しないかの３通りがあるので、２７通りである。 利得Ａ０は常に選択されている。

さて、チューナにおけるプログラマブル低雑音増幅装置３としては、できるだけ等間隔の利得制御ができれば、受信信号に応じた対応が可能となるため、制御も簡単に行なえ好ましい。 ここで、等間隔とは、デシベル換算で等間隔であればより好ましい。 そこで、本発明のプログラマブル低雑音増幅装置３の利得可変用増幅器は、上記のような構成にした上にさらに、利得Ａ０は、Ａ１とＡ２とＡ３の和より大きい設定とする。 また、Ａ１の利得はＡ２とＡ３の和より大きくし、Ａ２の利得はＡ３の利得より大きくする。

このように設定することで最も大きな利得から最も小さい利得までを細かく利得調整することができる。 例えばＡ０の利得を１０、Ａ１を５、Ａ２を３、Ａ３を１とする。 プログラマブル低雑音増幅装置３の利得可変増幅器全体として最も大きな利得は、Ａ０＋Ａ１＋Ａ２＋Ａ３＝１０＋５＋３＋１＝１８となる。 最も小さな利得は、Ａ０−Ａ１−Ａ２−Ａ３＝１０−５−３−１＝１である。 それぞれの増幅器を選択した場合に低雑音増幅装置３全体の利得がどのようになるかを表１に示す。

表１において、上段には各増幅器が選択するスイッチ番号が利得と共に記載してある。 また右端の列には全体利得を記載した。 またブランクの部分は選択されていない、すなわちスイッチがＯＦＦであることを示す。 また、表１で示した増幅器の選択以外の選択方法によっても、同じ全体利得を得ることができる場合がある。 例えば、全体利得を８にする場合、表１では、Ａ０−Ａ１＋Ａ２によって全体利得を８にした。 しかし、Ａ０−Ａ２＋Ａ１でも同じく全体利得を８にすることはできる。 もちろん上記の選択の中のいくつかを選択して利得を制御してもよい。

Ａ０、Ａ１、Ａ２、Ａ３の選び方は、他の数値であっても構わない。 例えば、Ａ０、Ａ１、Ａ２、Ａ３をそれぞれ、８、４、２、１とすれば、全体の利得は１５から１まで１刻みで得る事ができる。 また、上記の利得をデジベル換算で等分割に近くなるように設定できるように選んでも良い。 また、増幅器の利得を予めデシベル換算で等分割に等比数列的になるように設定しておいてもよい。

また、ここでは加算、減算用の利得としてＡ１、Ａ２、Ａ３の３つの利得を用いたが、いくつ用意しても構わない。 例えば、常時動作する増幅器の利得をＡ０として、加算、減算用の利得をＡ１からＡ５まで用意してもよい。 その場合は、増幅器はＡ０用が１個、Ａ１からＡ５までの加算、減算用として１０個、全部で１１個の増幅器を並列に接続すればよい。

図４には、スイッチ部を具体的な回路にしたものを示す。 それぞれのスイッチは２つのトランジスタで構成される。 図３のスイッチＳ３１について説明を行なう。 図４で、スイッチＳ３１はＱ５７とＱ６７で構成される。 Ｑ５７はＰチャネルのＦＥＴで、ソースはバイアス電圧ＶＢ１へ接続され、ドレインはＱ３７とＱ４７のゲートに接続される。 ゲートには制御信号Ｃ３１が入力される。 Ｑ６７のドレインは５７のドレインに接続されており、従ってＱ３７とＱ４７のゲートに接続されている。 Ｑ６７のソースは接地されており、ゲートには、制御信号Ｃ３１が入力される。

このように接続されたスイッチは次のように動作する。 制御信号Ｃ３１がＯＮになると、Ｑ５７はＯＦＦになり、Ｑ６７はＯＮになる。 その結果、Ｑ３７とＱ４７のゲートは接地される。 一方、制御信号Ｃ３１がＯＦＦになると、Ｑ５７はＯＮとなりＱ６７はＯＦＦとなる。 その結果、Ｑ３７とＱ４７のゲートはバイアス電圧ＶＢ１が印加される。 その他のスイッチも同様に動作する。

スイッチを制御する制御信号Ｃ１１乃至Ｃ３２の由来は、特に限定されるものではないが、プログラマブル低雑音増幅装置３の後段にある復調器や、チューナ全体を制御する制御器、若しくはプログラマブル低雑音増幅装置３の前段にある受信信号のレベル検出器などから送られる。

（実施の形態４）
図５に前段増幅器の他の実施の形態の構成を示す。 この回路は、ゲインを可変できるソース・ディジェネレーション増幅器である。 この回路の目的は、前段入力端子ＩＮ１からの信号に対して、インピーダンスのマッチングを行なうことと、利得を可変できる増幅機能を持たせることである。 利得を可変できるようにするためには、Ｑ１１１の他に、Ｑ１２１とＱ１３１を用意する。 そして、これら３つのトランジスタを並列に接続し、Ｑ１２１とＱ１３１を適宜選択することで利得を可変させる。 従って、Ｑ１１１は固定前段増幅回路であり、Ｑ１２１とＱ１３１は利得可変用前段増幅回路である。 また、Ｑ１１１とＱ１２１とＱ１３１の入力端子はゲートであり、出力端子はドレインである。

インピーダンスのマッチングを行なうには、Ｌ１とＣ１とＱ１１１のゲート−ソース間にできる寄生容量や浮遊容量と、Ｌ２とＬ２へ流れる電流に着目したとき相互コンダクタンスの関係を利得が変化しても一定に保つ必要がある。 そのためには、Ｌ２に流れる電流が、利得を変化させても変わらないようにすればよい。 そこで、Ｑ１２１やＱ１３１が選択されなかった場合に補償用の電流を流す回路を用意する。

具体的に本実施の形態のゲインを可変できるソース・ディジェネレーション増幅器の構成を説明する。 前段入力端子ＩＮ１にはインダクタンスＬ１、コンデンサＣ１が直列に接続される。 Ｃ１の出力はトランジスタＱ１１１のゲートに接続される。 Ｑ１１１のドレインは前段出力端子ＰＯＵＴとなり、ソースはＬ２を介して接地される。 またＱ１１１のゲートは抵抗を介してバイアス電源ＶＢ２に接続される。

Ｑ１２１とＱ１３１は、Ｑ１１１に並置されるトランジスタであり、それぞれのゲートはＱ１１１のゲートに接続される。 同様にＱ１２１とＱ１３１のソースは、Ｌ２を介して接地され、ドレインはＱ１２２とＱ１３２を介してＱ１１１のドレインと接続される。

すなわち、Ｑ１２１とＱ１３１のドレインは、Ｑ１２２とＱ１３２のソースにそれぞれ接続され、Ｑ１２２とＱ１３２のドレインがＱ１１１のドレインに接続され、前段出力端子ＰＯＵＴとなる。 Ｑ１２２とＱ１３２のゲートは、スイッチＳ１４１、スイッチＳ１５１を介して接地若しくは電源電圧Ｖｄｄに接続される。

Ｑ１２１のドレインには、Ｑ１２３のソースも接続されている。 Ｑ１２３のドレインは電源電圧Ｖｄｄに接続され、ゲートはスイッチＳ１４２を介して接地若しくは電源電圧Ｖｄｄに接続される。 また、Ｑ１２３のゲートは、Ｑ１２５のゲートにも接続されている。 Ｑ１２５のドレインは出力端子ＰＯＵＴとなるＱ１１１のドレインに接続され、ソースは、Ｑ１２４のドレインに接続される。 Ｑ１２４のゲートはバイアス電圧ＶＢ２に接続されており、ソースは接地されている。

同じようにＱ１３１のドレインには、Ｑ１３３のソースも接続されている。 Ｑ１３３のドレインは電源電圧Ｖｄｄに接続され、ゲートはスイッチＳ１５２を介して接地若しくは電源電圧Ｖｄｄに接続される。 また、Ｑ１３３のゲートは、Ｑ１３５のゲートにも接続されている。 Ｑ１３５のドレインは前段出力端子ＰＯＵＴとなるＱ１１１のドレインに接続され、ソースは、Ｑ１３４のドレインに接続される。 Ｑ１３４のゲートはバイアス電圧ＶＢ２に接続されており、ソースは接地されている。

以上のように接続された本発明の前段増幅器は以下のように動作する。 前段入力端子ＩＮ１から入力された信号は、Ｌ１Ｃ１を介してＱ１１１のゲートに入力されＱ１１１のドレインから出力電流として出力される。

スイッチＳ１４１とＳ１４２およびスイッチＳ１５１とＳ１５２は排他的にＯＮ／ＯＦＦし、一方がＯＮの場合には他方はＯＦＦとなる。 例えば、スイッチＳ１４１がＯＮであればＳ１４２はＯＦＦである。

スイッチＳ１４１がＯＮの場合は、Ｑ１２２がＯＮになる。 入力された信号は、Ｑ１２１のゲートに入力され、ドレインから出力される。 Ｑ１２２はＯＮになっているので、Ｑ１２２のソースからドレインを通してＱ１１１のと同じ前段出力端子ＰＯＵＴに出力電流として出力される。 すなわち、利得が増加する。 このとき、スイッチＳ１４２はＯＦＦになっているので、Ｑ１２３、Ｑ１２４、Ｑ１２５からなる回路は動作しない。

スイッチＳ１５１がＯＮの場合も同様に、Ｑ１３２がＯＮになる。 入力された信号は、Ｑ１３１のゲートに入力され、ドレインから出力される。 Ｑ１３２はＯＮになっているので、Ｑ１３２のソースからドレインを通してＱ１１１のと同じ前段出力端子ＰＯＵＴに出力電流として出力される。 すなわち、利得が増加する。 このとき、スイッチＳ１５２はＯＦＦになっているので、Ｑ１３３、Ｑ１３４、Ｑ１３５からなる回路は動作しない。

スイッチＳ１４１がＯＦＦの場合は、Ｑ１２２がＯＦＦとなるため、Ｑ１２１のゲートに入力される信号は前段出力端子ＰＯＵＴに出力されない。 一方Ｓ１４２はＯＮとなるため、Ｑ１２３、Ｑ１２４、Ｑ１２５からなる回路が動作する。 Ｑ１２１のドレインはＱ１２３を介して電源電圧Ｖｄｄに接続されるので、前段出力端子ＰＯＵＴに出力電流は現れないが、Ｌ２には、スイッチＳ１４１がＯＮの場合と同じように電流が流れる。 これは、Ｑ１２１の出力が電源に捨てられるともいえる。

また、Ｑ１２５とＱ１２４からなる定電流回路は、前段出力端子ＰＯＵＴに一定の電流を出力し、Ｑ１２１からの出力がない場合でも、前段出力端子ＰＯＵＴの電流の平均値が変わらないように調整する。 すなわち、Ｓ１４１がＯＦＦでＳ１４２がＯＮの場合でもＬ２に流れる電流は変化せず、また前段出力端子ＰＯＵＴの電流の平均値も変化しない。

同じように、スイッチＳ１５１がＯＦＦの場合は、Ｑ１３２がＯＦＦとなるため、Ｑ１３１のゲートに入力される信号は前段出力端子ＰＯＵＴに出力されない。 一方Ｓ１５２はＯＮとなるため、Ｑ１３３、Ｑ１３４、Ｑ１３５からなる回路が動作する。 Ｑ１３１のドレインはＱ１３３を介して電源電圧Ｖｄｄに接続されるので、前段出力端子ＰＯＵＴに出力電流は現れないが、Ｌ２には、スイッチＳ１５１がＯＮの場合と同じように電流が流れる。 これは、Ｑ１３１の出力が電源に捨てられるともいえる。

また、Ｑ１３５とＱ１３４からなる定電流回路は、前段出力端子ＰＯＵＴに一定の電流を出力し、Ｑ１３１からの出力がない場合でも、前段出力端子ＰＯＵＴの電流の平均値が変わらないように調整する。 すなわち、Ｓ１５１がＯＦＦでＳ１５２がＯＮの場合でもＬ２に流れる電流は変化せず、また前段出力端子ＰＯＵＴの電流の平均値も変化しない。 ここで、Ｑ１２５とＱ１２４からなる定電流回路およびＱ１３５とＱ１３４からなる定電流回路は、前段増幅器内定電流回路と呼ぶ。 また、Ｓ１４１、１４２、１５１、１５２は利得可変用前段増幅回路（Ｑ１２１とＱ１３１）や前段増幅器内定電流回路（Ｑ１２５とＱ１２４またはＱ１３５とＱ１３４）の動作状態を選択するスイッチであるので、前段増幅器内スイッチと呼ぶ。

Ｑ１１１とＱ１２１Ｑ１３１の利得は、集積回路上では形状ゲート長、ゲート幅で調整することが可能であり、ＰＡ０、ＰＡ１、ＰＡ２とする。 ここで、ＰＡ１はＰＡ０より大きくし、ＰＡ２はＰＡ１とＰＡ２の和より大きく設定することで、利得を細かく調整することが可能になる。 例えば、ＰＡ０を１、ＰＡ１を２、ＰＡ２を４とすると、利得は、１、３、５、７と変化させることができる。 もちろん、利得の設定は他の組合せでもよいし、増幅するための並置するトランジスタの数を増やしても良い。

（実施の形態５）
図６には、前段増幅器の他の実施の形態を示す。 構成を説明すると、前段入力端子ＩＮ１にはコンデンサＣ６１を介して利得可変増幅器の入力端子ＩＮ２に接続される。 また入力端子ＩＮ２には定電流源ＣＣ１が接続される。 前段増幅器をこのように構成すると、入力インピーダンスがＱ３１からＱ３７までのうちのアクティブとなっているゲート接地増幅器の入力コンダクタンスの総和の逆数となり純抵抗に近くなるので、インピーダンスの虚部のマッチングを考える必要がなく、前段増幅器を簡単な構成にすることができる。 プログラマブル低雑音増幅装置３は実施の形態３で説明したものと同じであるが、実施の形態１や２で示したプログラマブル低雑音増幅装置１やプログラマブル低雑音増幅装置２であってもよい。 なお、定電流源は図で矢印の根元が正極、矢印の先が負極であり、正極から負極へ電流が流れる。

（実施の形態６）
図７には、本発明のプログラマブル低雑音増幅装置４の実施形態を示す。 これは、プログラマブル低雑音増幅装置３に、実施の形態１で説明した低雑音化のためのトランジスタＱ４８を加えた構成である。 図７のように増幅器をＯＮ／ＯＦＦするスイッチを有した構成であってもＱ４８を加えて、Ｑ２の低雑音化を図ることが出来る。 動作に関しては実施の形態１と同じである。

（実施の形態７）
図８に本実施の形態のプログラマブル低雑音増幅装置５の構成を示す。 本実施の形態では、実施の形態６のプログラマブル低雑音増幅装置４の省電力化を図る。 すなわち実施の形態１で説明したスイッチＳ７２に相当するスイッチ及びＱ５１を導入する。

プログラマブル低雑音増幅装置５の構成は、Ｑ３１、Ｑ４１、Ｑ２からなる固定増幅器、Ｑ３２、Ｑ４２、Ｑ２およびスイッチＳ１２からなる増幅器２、Ｑ３３、Ｑ４３、Ｑ２およびスイッチＳ１１からなる増幅器３、Ｑ３４、Ｑ４４、Ｑ２およびスイッチＳ２２からなる増幅器４、Ｑ３５、Ｑ４５、Ｑ２およびスイッチＳ２１からなる増幅器５の５つの増幅器を有する。 また、固定増幅器に対する加算機能増幅器と減算機能増幅器の組み合わせは実施の形態４の場合と同じである。 前段増幅回路は実施の形態４と同じである。 すなわち、インピーダンスの虚部の整合を気にする必要がない。

逆相側増幅回路には、入力トランジスタＱ２だけでなく、トランジスタＱ５１とＱ５２を設ける。 Ｑ５１のゲートはＱ２のゲートと同様に前段入力端子ＩＮ１に接続されており、ソースは接地されている。 そしてドレインはＱ５２のソースに接続されている。 すなわち、Ｑ５１はＱ２と同様の逆相側増幅回路の入力側トランジスタである。

Ｑ５２のゲートは、スイッチＳ４２を介して電源電圧Ｖｄｄか、グランドに接続され、ドレインはＱ２のドレイン同様にＱ４８のソースに接続されている。 なお、本実施の形態では、Ｑ４８のゲートはスイッチＳ４１を介してバイアス電圧ＶＢ１かグランドに接続される。 このような接続にしているために、Ｑ５２がＯＮの時はＱ５１とＱ２が逆相側増幅回路の入力側トランジスタとして働き、Ｑ５２がＯＦＦになると、Ｑ２だけが入力側トランジスタとなる。

次に本実施の形態のプログラマブル低雑音増幅装置５の動作を説明する。 プログラマブル低雑音増幅装置５の前段には図示しない入力レベル検出器があり、その検出器からの信号によって現在の受信レベルが十分に大きいか否かの制御信号を受ける。 なお、プログラマブル低雑音増幅装置５の後段で行なう復調器などでＳＮＲを判断し、その信号を制御信号として用いてもよい。 その制御信号は、スイッチＳ４１とスイッチＳ４２に働く。 スイッチＳ４１とＳ４２は、入力信号レベルが高いときは共に接地され、入力信号レベルが低いときは共にホット側に接続される。 すなわち、Ｓ４１はバイアス電圧ＶＢ１に接続され、Ｓ４２は電源電圧Ｖｄｄに接続される。

受信レベルが高い場合は、Ｑ４８が働かないため、Ｑ２へ印加される低雑音化のための電流は流れない。 従って、プログラマブル低雑音増幅装置３は実施の形態３と同じである。 この時、Ｓ４２も接地されるので、Ｑ５２もＯＦＦ状態であり、それに伴いＱ５１もＯＦＦとなる。 すなわち、雑音は大きくなるが、消費電力は小さくなる。

受信レベルが低い場合は、Ｓ４１とＳ４２は電源電圧に接続されるので、Ｑ４８とＱ５２がＯＮとなる。 Ｑ４８がＯＮとなるので、逆相側増幅回路の入力側トランジスタとなるＱ２とＱ５１には、低雑音化のための電流が流される。 しかも、逆相側増幅回路の入力側トランジスタはＱ２とＱ５１の２つが働くので、より多くの電流を増幅回路に流すことができる。

ここで、ゲート幅の設定によって、Ｑ５１の利得をＱ２の利得より大きくしておけば、受信レベルが低い時の動作としてより効果が上がる。 従って、消費電力は多くなるが、小入力信号を低雑音で増幅することができる。

（実施の形態８）
図９に本実施の形態のプログラマブル低雑音増幅装置６を示す。 本実施の形態では、バイポーラトランジスタを用い、ゲインの変化はアナログ的に行なう実施形態を示す。 本実施の形態の回路構成にすることによって、トランジスタの縦積み段数を２段にすることができ、出力も一定値を中心とした平衡出力をえることができる。

入力端子Ｒｆ＿ｉｎはコンデンサＣ９１を介してトランジスタＱ９２のベースに接続される。 Ｑ９２のベースは、また定電流源ＣＣ１を介して接地される。 Ｑ９２のエミッタは接地され、コレクタは、Ｑ９７およびＱ９８のエミッタに接続される。 トランジスタＱ９
３１とＱ９３２は、エミッタ同士が接続され、Ｑ９２のベースに接続されている。

Ｑ９３２のベースは、Ｑ９７のベースと、Ｑ９３１のベースはＱ９８のベースとそれぞれ接続されている。 また、Ｑ９３２のコレクタはＱ９８のコレクタと接続され、抵抗Ｒ１を介して電源電圧Ｖｄｄに接続されている。 また、Ｑ９３１のコレクタはＱ９７のコレクタと接続され、抵抗Ｒ２を介して電源電圧Ｖｄｄに接続されている。

出力端子は、抵抗Ｒ１とＱ９３１のコレクタの間からＯＵＴ１が、抵抗Ｒ２とＱ９８のコレクタとの間からＯＵＴ２が取り出される。 なお、Ｑ９３２とＱ９７のベースから制御電圧端子ＧＣ２が取り出され、Ｑ９３１とＱ９８のベースから制御端子ＧＣ１がとりだされる。 ここでは、Ｑ９２を第１のトランジスタ、Ｑ９８を第２のトランジスタ、Ｑ９７を第３のトランジスタ、Ｑ９３２を第４のトランジスタ、Ｑ９３１を第５のトランジスタとする。

プログラマブル低雑音増幅装置６のゲインはＧＣ１とＧＣ２との電圧差により変化できる。 電圧差がゼロの場合は、プログラマブル低雑音増幅装置６のゲインはゼロとなる。 ＧＣ１がＧＣ２よりも十分に大きい場合は、プログラマブル低雑音増幅装置６のゲインは最大となる。 ここで十分に大きいとは、例えば１００ｍＶ以上をいう。

このプログラマブル低雑音増幅装置６の動作は以下の通りである。 ＧＣ１の電位がＧＣ２よりも十分に高い場合は、Ｑ９３２およびＱ９７はほとんどＯＦＦの状態となるので、プログラマブル低雑音増幅装置６は、Ｑ９３１によるゲート接地増幅回路とＱ９２およびＱ９８によるカスコード増幅回路によるアクティブ・バランとして動作する。 ここでＱ９３１のコレクタが接続されているＯＵＴ１は同相側増幅回路の出力端子であり、Ｑ９８のコレクタが接続されているＯＵＴ２は逆相側増幅回路の出力端子である。

ＧＣ１とＧＣ２の電位が近づいてくるとＱ９３２とＱ９７にも電流が流れ始める。 Ｑ９３１とＱ９３２のエミッタ電流の比およびＱ９８とＱ９７のエミッタ電流の比はＧＣ１とＧＣ２の電位差により決まるので、高周波信号の分配比もＧＣ１とＧＣ２の電位差により決定されることになる。

Ｑ９３２およびＱ９７のコレクタはそれぞれ位相が異なる側の負荷抵抗に接続されているので、これらのコレクタから出た高周波信号は、Ｑ９３１およびＱ９８のコレクタから出る高周波電流信号を相殺するように作用する。 その結果、プログラマブル低雑音増幅装置６のゲインが低下することになる。 そして、ＧＣ１とＧＣ２の電位が等しくなると、同じ大きさ同士の信号の相殺によってゲインはゼロとなる。

一般にバイポーラトランジスタの場合、相互コンダクタンスｇｍの値は、エミッタ電流に比例する。 図９の場合、ＲＦ＿ｉｎから見た入力コンダクタンスと入力インピーダンスの逆数は、Ｑ９３１およびＱ９３２の相互コンダクタンスの和とほぼ等しくなる。 従って、Ｑ９３１とＱ９３２のエミッタ電流の和を一定に保てば、Ｑ９３１とＱ９３２のエミッタ電流の比を変化させても入力インピーダンスは変化しない事になる。 これは、低雑音増幅装置の入力インピーダンスのマッチングを取る上で、大変重要な事項である。

図９に示す回路においては、ゲインの調整を行なうための信号分配をゲート接地増幅を行なうトランジスタやカスコード増幅を行なう際の後段トランジスタにおいて行っているので、トランジスタの縦積み段数を減らす事が出来、プログラマブル低雑音増幅装置６の低電圧化に寄与する。 すなわち、低消費電力を実現することができる。

また、図９に示す回路においては、ゲイン調整を行なっても負荷抵抗Ｒ１およびＲ２に流れる電流は不変であるため、出力端ＯＵＴ１およびＯＵＴ２の平均電圧は変わらない。 これは実施の形態１において説明したように、後段回路との結合においてコンデンサを省略する事が可能となるため回路面積を少なくするのに役立つ。

１ 低雑音増幅器 ２ 低雑音増幅器 Ｑ２ トランジスタ Ｑ３１〜Ｑ５７ トランジスタ Ｌ１〜Ｌ２ インダクタンス Ｃ１ コンデンサ Ｓ１１〜Ｓ４２ スイッチ Ｓ１４１〜Ｓ１５２ スイッチ Ｃ１１からＣ２２ 制御信号 Ｒ１〜Ｒ２ 抵抗 ＲＢ１ 抵抗