増幅回路

本発明は、入力信号を増幅する増幅回路に関するものである。

光通信において使用される光受信器は、フォトダイオード等の受光素子と、その受光素子から出力される電流を電圧に変換するトランスインピーダンスアンプと、トランスインピーダンスアンプの自動オフセット制御のための帰還アンプ(増幅回路)とを備えることが一般的である。帰還アンプとしては、入力端子とオペアンプとの間に逆バイアスされた状態で接続されて高抵抗素子として用いられるダイオードと、オペアンプの入出力間に接続される帰還容量と、を備えるものが知られている(下記特許文献1参照。)。このダイオードと帰還容量とで構成されるローパスフィルタによって、帰還アンプによる自動オフセット制御の安定動作が実現される。

米国特許第7,230,476号公報

光受信器に用いられる帰還アンプは、トランスインピーダンスアンプの出力オフセットを小さくし、広帯域の信号の増幅を可能にするため、利得が大きく(例えば、60dB以上)、かつ、遮断周波数が低い(例えば、10〜100Hz)ことが求められる。上記特許文献1に記載の構成では、遮断周波数を低くするために差動アンプの前に高抵抗素子を設けており、それにより差動アンプの入力電流は比較的小さい値に絞られる。そのため、差動アンプは、入力電流が小さくても動作するように、ダーリントン接続したヘテロバイポーラトランジスタ(HBT)によって構成されている。しかし、ダーリントン接続によって構成された差動アンプは比較的高い電源電圧を必要とするため、低消費電力化には適していない。

そこで、本発明は、かかる課題に鑑みてなされたものであり、低消費電力化が可能な増幅回路を提供することを目的とする。

上記課題を解決するために、本発明の一側面に係る増幅回路は、2つの入力信号の差信号を増幅する増幅回路であって、2つの入力信号のうち一方の入力信号が入力される第1の入力端子と、2つの入力信号のうち他方の入力信号が入力される第2の入力端子と、第1及び第2の入力端子側にアノードが接続された第1及び第2のダイオード素子と、第1及び第2のダイオード素子のカソードにそれぞれ接続され、第1及び第2のダイオード素子のそれぞれに電流を供給する第1及び第2のバイアス電流源と、第1及び第2のダイオード素子のカソードに接続され、第1及び第2のダイオード素子のカソードに生じた信号の差信号を増幅するCMOS構成の演算増幅器と、演算増幅器の入出力間に接続された容量素子と、演算増幅器と第1及び第2の入力端子との間に設けられ、2つの入力信号を増幅するバイポーラトランジスタ対を含む差動増幅器と、を備え、第1及び第2のバイアス電流源は、カレントミラー回路を含む。

本発明によれば、低消費電力化が可能な増幅回路を実現できる。

実施形態に係る増幅回路が内蔵されるトランスインピーダンスアンプの構成を示す回路図である。

実施形態に係る増幅回路の詳細構成を示す回路図である。

変形例にかかる増幅回路の詳細構成を示す回路図である。

比較例にかかる増幅回路の回路図である。

本発明の一側面に係る増幅回路は、2つの入力信号の差信号を増幅する増幅回路であって、2つの入力信号のうち一方の入力信号が入力される第1の入力端子と、2つの入力信号のうち他方の入力信号が入力される第2の入力端子と、第1及び第2の入力端子側にアノードが接続された第1及び第2のダイオード素子と、第1及び第2のダイオード素子のカソードにそれぞれ接続され、第1及び第2のダイオード素子のそれぞれに電流を供給する第1及び第2のバイアス電流源と、第1及び第2のダイオード素子のカソードに接続され、第1及び第2のダイオード素子のカソードに生じた信号の差信号を増幅するCMOS構成の演算増幅器と、演算増幅器の入出力間に接続された容量素子と、演算増幅器と第1及び第2の入力端子との間に設けられ、2つの入力信号を増幅するバイポーラトランジスタ対を含む差動増幅器と、を備え、第1及び第2のバイアス電流源は、カレントミラー回路を含む。

このような増幅回路によれば、第1及び第2の入力端子に入力された2つの入力信号が、それぞれ、バイポーラトランジスタ対を含む差動増幅器と、アノードからカソードに向けて電流が供給された第1及び第2のダイオード素子とを経由して、入出力間に容量素子が接続されたCMOS構成の演算増幅器に入力される。その結果、演算増幅器から2つの入力信号の差信号が高利得で増幅されて出力される。このとき、入力端子側にバイポーラトランジスタ対を含む差動増幅器を備えることで入力オフセットが低減されるとともに、第1及び第2のダイオード素子と容量素子とによって低遮断周波数の低域通過フィルタが構成されることにより、広帯域信号の増幅時における安定した自動オフセット制御が可能とされる。加えて、このような構成によれば、電源電圧を低くできる結果低消費電力化が可能とされる。

上述した増幅回路においては、第1及び第2の入力端子と、第1及び第2のダイオード素子との間に設けられたRCフィルタをさらに備える、ことが好適である。こうすれば、広帯域の入力信号に対して低遮断周波数で安定した自動オフセット制御が可能となる。

また、第1及び第2のバイアス電流源は、3段構成のカレントミラー回路を含む、ことも好適である。この場合、比較的小さな電流を第1及び第2のダイオードに低電力で供給することができ、回路全体の低消費電力化が容易に実現できる。

以下、本発明の実施形態について、図面を参照しながら説明する。なお、図面の説明において同一要素には同一符号を付し、重複する説明は省略する。

図1は、実施形態に係る増幅回路が含まれるトランスインピーダンスアンプの構成を示す回路図である。図1に示すトランスインピーダンスアンプ1は、光通信用の光受信器に内蔵され、フォトダイオード等の受光素子から出力される電流(光電流)を電圧信号に変換する回路部である。トランスインピーダンスアンプ1は、受光素子からの電流が入力される入力端子INと、変換回路10と、差動アンプ20と、帰還用アンプ(増幅回路)30と、ローパスフィルタ40と、電流源(バイパス回路)50と、出力端子OUTP,OUTNとを備える。

変換回路10は、アンプ10aと抵抗素子10bとを含み、アンプ10aの入力に入力端子INが接続され、アンプ10aの入力と出力との間に抵抗素子10bが接続されている。抵抗素子10bは、アンプ10aの出力信号をアンプ10aの入力信号に帰還する。この変換回路10は、受光素子からの電流(光電流)を電圧信号に変換する。差動アンプ20の一方の入力(例えば、非反転入力)はアンプ10aの出力に接続され、差動アンプ20の他方の入力(例えば、反転入力)には参照電圧Vrefが入力されている。さらに、差動アンプの2つの出力(例えば、非反転出力と反転出力)がそれぞれ、出力端子OUTP,OUTNに接続される。この差動アンプ20は、変換回路10から出力された電圧信号と参照電圧Vrefとの差信号を生成し、その差信号を増幅して、出力端子OUTP及びOUTNの間に差動出力信号として出力する。例えば、出力端子OUTPから出力される信号は正相信号であり、出力端子OUTNから出力される信号は逆相信号であり、正相信号と逆相信号とは互いに位相が反転した相補信号となっている。すなわち、時間の経過に伴って正相信号が増加するときは逆相信号は減少し、反対に正相信号が減少するときは逆相信号は増加する。また、一方がピーク値(あるいは2値信号のハイレベル)になるときは、他方はボトム値(あるいは2値信号のローレベル)になる。帰還用アンプ30は、正相信号と逆相信号との差信号を増幅し、その差信号をローパスフィルタ40を経由して電流源50(バイパス回路)の制御用信号として出力する。電流源50は、帰還用アンプ30の生成した差信号に応じた可変の電流を生成し、その電流を入力端子INから分岐(バイパス)させて引き込む。このような回路構成により、出力端子OUTP,OUTNから出力される正相信号および逆相信号のオフセットを安定化させるための自動オフセット制御が実現される。ここで、このトランスインピーダンスアンプ1において出力オフセットを小さくして広帯域の信号を増幅するためには、帰還用アンプ30において、利得を大きくし(例えば、60dB以上)、かつ、遮断周波数を低くする(例えば、10〜100Hz程度)ことが必要とされる。

次に、帰還用アンプ30の詳細構成について説明する。図2は、実施形態に係る帰還用アンプ30の構成を示す回路図である。図2に示す帰還用アンプ30は、例えば、SiGe BiCMOS(Bipolar Complementary Metal Oxide Semiconductor)の半導体プロセスによって形成された回路であり、2つの入力信号として正相信号および逆相信号がそれぞれ入力される入力端子INP,INNと、差信号を出力する出力端子OUTと、入力側RCフィルタ51と、差動アンプ(差動増幅器)52と、ダイオード対53と、バイアス電流源54と、カレントミラー回路部55と、オペアンプ(演算増幅器)56と、容量素子(ミラー容量)57とを有している。

入力側RCフィルタ51は、入力端子INP,INNとダイオード対53との間に設けられ、抵抗素子61a,61bと容量素子62とを含んでいる。抵抗素子61a,61bの一端は、それぞれ、入力端子INP,INNに電気的に接続され、容量素子62は、抵抗素子61aの他端と抵抗素子61bの他端との間に電気的に接続されている。この入力側RCフィルタ51は、正相信号および逆相信号の低周波数成分を通過させる低域通過フィルタ(ローパスフィルタ)として機能する。

差動アンプ52は、オペアンプ56と入力端子INP,INNとの間に設けられたバイポーラトランジスタ対を含む差動アンプであって、バイポーラトランジスタ63a,63bと、抵抗素子64a,64b,64c,64dと、電流源65とを含む。バイポーラトランジスタ63aは、そのベース端子が抵抗素子61aの他端に電気的に接続され、そのコレクタ端子には抵抗素子64aを介して正のバイアス電圧VCC(第1の電源電圧)が印加されている。バイポーラトランジスタ63bは、そのベース端子が抵抗素子61bの他端に電気的に接続され、そのコレクタ端子には抵抗素子64bを介してバイアス電圧VCCが印加されている。さらに、バイポーラトランジスタ63a,63bのエミッタ端子には電流源65の一端が接続され、電流源65の他端には負のバイアス電圧VEE(第2の電源電圧)が印加されている。なお、電流源65の他端は、負のバイアス電圧VEEの代わりに、電気的に接地されていても良い。この差動アンプ52は、入力側RCフィルタ51を通過した正相信号および逆相信号の差信号を増幅して、増幅した差信号の逆相信号を、トランジスタ63aのコレクタ端子から出力する。抵抗素子64cの一端はトランジスタ63aのコレクタ端子に接続され、抵抗素子64dの一端はトランジスタ63bのコレクタ端子に接続される。抵抗素子64c、64dのそれぞれの他端は互いに接続され、トランジスタ63aのコレクタ端子から出力される逆相信号の(時間的)平均値を出力する。抵抗素子64c、64dは同じ抵抗値を持つように設定される。このような構成によって、トランジスタ63bのコレクタ端子は、トランジスタ63aのコレクタ端子から出力される逆相出力と位相が反対の正相信号を生成する。従って、抵抗素子64c、64dの互いに接続された他端は、正相信号と逆相信号との中間電位を生成し、それは逆相信号の平均値に相当する。なお、バイアス電圧VCCとバイアス電圧VEEとの電圧差を小さくすると増幅回路30の消費電力が低くなるため、増幅回路30の低消費電力化には、バイアス電圧VCCとバイアス電圧VEEとの間の電圧差は、増幅回路30の正常が動作に動作する限り、小さく設定できることが好ましい。

ダイオード対53は、2つのバイポーラトランジスタ66a,66bを含んでいる。バイポーラトランジスタ66aは、そのベース端子及びコレクタ端子が共通にバイポーラトランジスタ63aのコレクタ端子に電気的に接続されている。また、バイポーラトランジスタ66bは、そのベース端子及びコレクタ端子が共通に抵抗素子64c,64dの他端に電気的に接続されている。このようにあるバイポーラトランジスタのベース端子がそのバイポーラトランジスタのコレクタ端子に接続されている接続形態(ダイオード接続)により、バイポーラトランジスタ66a,66bは、それぞれ、ダイオード素子として振る舞い、バイポーラトランジスタ66a,66bのベース端子及びコレクタ端子がダイオード素子のアノードとして機能し、バイポーラトランジスタ66a,66bのエミッタ端子がダイオード素子のカソードとして機能する。これらのバイポーラトランジスタ66a,66bには、バイアス電流源54から微小電流が供給されることにより高抵抗の抵抗素子として作用する。バイポーラトランジスタ66aのコレクタ端子は、バイポーラトランジスタ63aの出力する逆相信号をバイポーラトランジスタ66aのコレクタ端子−エミッタ端子間に生じる電圧降下分だけレベルをシフトして出力する。また、バイポーラトランジスタ66bのコレクタ端子は、抵抗素子64c,64dの他端が出力する逆相信号の平均値をバイポーラトランジスタ66bのコレクタ端子−エミッタ端子間に生じる電圧降下分だけレベルをシフトして出力する。

バイアス電流源54は、2つのバイポーラトランジスタ67a,67bを含んでいる。バイポーラトランジスタ67aは、そのコレクタ端子がバイポーラトランジスタ66aのエミッタ端子(ダイオードのカソードに相当する)に電気的に接続され、バイポーラトランジスタ67aのエミッタ端子にはバイアス電圧VEEが印加される。バイポーラトランジスタ67bは、そのコレクタ端子がバイポーラトランジスタ66bのエミッタ端子(ダイオードのカソードに相当する)に電気的に接続され、バイポーラトランジスタ67bのエミッタ端子にはバイアス電圧VEEが印加される。これらのバイポーラトランジスタ67a,67bは、それらのベース端子に電気的に接続されたカレントミラー回路部55の働きにより、ダイオード接続されたバイポーラトランジスタ66a,66bのコレクタ−エミッタ間(ダイオードのアノード−カソード間に相当する)に微小電流を供給するバイアス電流源として動作する。なお、バイアス電圧VEE(第2の電源電圧)の電圧は、バイアス電圧VCC(第1の電源電圧)の電圧よりも低ければ良く、必ずしも負電圧である必要は無い。例えば、バイアス電圧VCCが正のときに、バイアス電圧VEEは接地電位であっても良い。

カレントミラー回路部55は、一対のn型MOS(Metal Oxide Semiconductor)トランジスタであるトランジスタ68a,68bと、一対のp型MOSトランジスタであるトランジスタ69a,69bと、バイポーラトランジスタ70とを含む。トランジスタ68aは、そのゲート端子及びドレイン端子が共通に入力端子IN₀に接続され、トランジスタ68aのソース端子にはバイアス電圧VEEが印加される。入力端子IN₀(電流設定端子)には、外部から基準電流I₀が入力される。トランジスタ68bは、そのゲート端子がトランジスタ68aのゲート端子及びドレイン端子に電気的に接続され、トランジスタ68bのソース端子にはバイアス電圧VEEが印加される。また、トランジスタ69aは、そのゲート端子及びドレイン端子が共通にトランジスタ68bのドレイン端子に電気的に接続され、トランジスタ69aのソース端子にはバイアス電圧VCCが印加される。トランジスタ69bは、そのゲート端子がトランジスタ69aのゲート端子及びドレイン端子に電気的に接続され、トランジスタ69bのソース端子にはバイアス電圧VCCが印加される。また、バイポーラトランジスタ70は、そのベース端子及びコレクタ端子が共通にトランジスタ69bのドレイン端子に電気的に接続され、バイポーラトランジスタ70のエミッタ端子にはバイアス電圧VEEが印加される。さらに、バイポーラトランジスタ70のベース端子及びコレクタ端子は、バイアス電流源54のバイポーラトランジスタ67a,67bのベース端子にも接続されている。このような構成のカレントミラー回路部55においては、トランジスタ68a,68bにより一つ目のカレントミラー回路が構成され、トランジスタ69a,69bによって二つ目のカレントミラー回路が構成され、バイポーラトランジスタ70とバイポーラトランジスタ67a,67bのそれぞれとによって三つ目のカレントミラー回路が構成される。結果として3段構成のカレントミラー回路が構成される。詳細には、カレントミラー回路部55により、基準電流I₀を基に、トランジスタ68aとトランジスタ68bとのサイズ比、トランジスタ69aとトランジスタ69bとのサイズ比、及びバイポーラトランジスタ70とバイポーラトランジスタ67a,67bとのサイズ比に対応した微小電流I_0a,I_0bが、バイポーラトランジスタ67a,67bのコレクタ−エミッタ間に生成される。例えば、トランジスタ68aとトランジスタ68bとのサイズ比をp:1(pは正の実数)、トランジスタ69aとトランジスタ69bとのサイズ比をq:1(qは正の実数)、及びバイポーラトランジスタ70とバイポーラトランジスタ67a,67bのそれぞれとのサイズ比をr:1(rは正の実数)と設定すると、ダイオード接続されたバイポーラトランジスタ66a,66bには基準電流I₀の1/(p×q×r)の大きさの直流電流がそれぞれ供給される。このように、カレントミラー回路部55によって、基準電流I₀の電流値に応じた微小電流を生成することができる。

オペアンプ56は、CMOS(Complimentary Metal-Oxide-Semiconductor)回路によって構成された差動増幅器(演算増幅器)であり、2つの入力端子56a,56bに入力された信号の差信号を増幅して出力端子56cから出力する回路部である。オペアンプ56において、入力端子56a(非反転入力端子)はダイオード対53のうちのダイオード接続されたバイポーラトランジスタ66bのエミッタ端子(カソード)に接続され、入力端子56b(反転入力端子)はダイオード対53のうちのダイオード接続されたバイポーラトランジスタ66aのエミッタ端子(カソード)に接続され、出力端子56cは、帰還用アンプ30の出力端子OUTに接続されている。このような構成により、オペアンプ56は、ダイオード対53のカソードに生じた逆相信号とその平均値との差信号を高利得で増幅して出力する。

容量素子(ミラー容量)57は、オペアンプ56の出力端子56cと入力端子56b(反転入力端子)との間に接続されている。ここで、入力端子56bに入力する信号が増加するときに出力端子56cから出力される信号は減少し、入力端子56bに入力する信号が減少するときに出力端子56cから出力される信号は増加するというように、入力端子56bに入力する信号に対して出力端子56cから出力する信号は反転増幅される。容量素子57は、このように反転増幅が行われる入力端子と出力端子との間に接続される。後述するように容量素子57をこのように接続することによって、ミラー効果によって等価的に大きな容量値(ミラー容量)を得ることができる。この容量素子57と高抵抗の抵抗素子として機能するダイオード対53との組み合わせにより、入力される信号のうちの低周波数成分のみを通過させる低域通過フィルタが実現される。

上述した帰還用アンプ30によれば、入力端子INP,INNに入力された正相信号および逆相信号が、それぞれ、バイポーラトランジスタ対を含む差動アンプ52と、アノードからカソードに向けて微小電流が供給されたダイオード対53とを経由して、入出力間に容量素子57が接続されたCMOS回路によって構成されたオペアンプ56に入力される。その結果、オペアンプ56から正相信号と逆相信号との差信号が高利得で増幅されて出力される。このとき、入力端子INP,INN側にバイポーラトランジスタ対を含む差動アンプ52を備えることで入力オフセットが低減される。詳細には、差動アンプ52が無い場合には、帰還用アンプ30の入力オフセットはオペアンプ56を構成するCMOS回路のMOSFETの閾値電圧のミスマッチ(特性ばらつき)が要因となり比較的大きくなる。これに対して、差動アンプ52を備える場合には、帰還用アンプ30の入力オフセットは差動アンプ52のNPNバイポーラトランジスタ対のベース−エミッタ間電圧VBEのミスマッチが要因となるが、それはCMOSの閾値電圧のミスマッチよりも小さいため、帰還用アンプ30の入力オフセットを低減することができる。具体的には、差動アンプ52を備えることにより、例えば、入力オフセットを50mV程度から数mV程度に低減できる。それとともに、ダイオード対53と容量素子57とによって低遮断周波数の低域通過フィルタが構成されることにより、広帯域信号の増幅時における安定した自動オフセット制御が可能とされる。加えて、このような構成によれば、電源電圧(バイアス電圧VCCとバイアス電圧VEEとの電圧差)を低くできる結果低消費電力化が可能とされる。

また、上述した帰還用アンプ30においては、入力端子INP,INNとダイオード対53との間に入力側RCフィルタ51が設けられている。このような構成とすれば、広帯域の入力信号に対して低遮断周波数でさらに安定した自動オフセット制御が可能となる。また、帰還用アンプ30においては、ダイオード対53が入力信号に対してピークホールド回路として働くことでオフセットを生じさせる場合があるが、入力側RCフィルタ51が設けられることでそのことが抑制される。

また、ダイオード対53には3段構成のカレントミラー回路によって微小電流が供給されている。この場合、ダイオード対53に含まれるダイオード(ダイオード接続されたバイポーラトランジスタ66a,66b)に微小電流を供給することによって高抵抗素子として作用させるとともに、例えばダーリントン接続されたバイポーラトランジスタのような比較的高い電源電圧を必要とする回路素子を使用しないため、帰還用アンプ30の低消費電力化が容易に実現できる。

ここで、本実施形態の帰還用アンプ30における遮断周波数を評価する。オペアンプ56による容量素子57のミラー容量Cmは、容量素子57の単体の容量値をC、オペアンプ56の電圧利得を−A倍とすると、Cm=C×(1+A)と計算される。電圧利得60dB(A=1000に相当する)、C=50pF、ダイオード対53のうちの1つのダイオードの抵抗値R=500KΩに設定した場合、ミラー容量Cm=50nFとなり、遮断周波数fcは、下記式; fc=1/(2π・R・Cm)≒6Hz と見積もられる。容量素子57の容量値C=50pFは、MIM(Metal-Insulator-Metal)容量によって半導体チップ上に容易に形成可能な値である。図1に示したようにトランスインピーダンスアンプ内の負帰還用に帰還用アンプ30が用いられる場合には、fcが10〜100Hzの範囲となるように、電圧利得、容量値C、及び抵抗値Rが設定されることが好ましい。

さらに、本実施形態において帰還用アンプ30を採用することによる作用・効果を、比較例と比較しつつ説明する。

図4は、比較例にかかる帰還用アンプ930の構成を示す図である。図4に示す比較例にかかる帰還用アンプ930は、InP HBT(Heterojunction Bipolar Transistor)の半導体プロセスによって形成された回路である。帰還用アンプ930は、帰還用アンプ30に比較して、入力側RCフィルタ51とダイオード対53との間に差動アンプ52を備えておらず、ダイオード対53に微小電流を供給する回路部としてダーリントン接続されたバイポーラトランジスタ対81を備え、2つの入力信号を差動増幅するために2段の差動アンプ82,84を備えている。

詳細には、バイポーラトランジスタ対81は、それぞれ2段構成でダーリントン接続された2組のバイポーラトランジスタ81a,81b及びバイポーラトランジスタ81c、81dを含み、1組のバイポーラトランジスタ81a,81bは、バイポーラトランジスタ66aのエミッタ端子と差動アンプ82の一方の入力との間に設けられ、1組のバイポーラトランジスタ81c,81dは、バイポーラトランジスタ66bのエミッタ端子と差動アンプ82の他方の入力との間に設けられている。2段構成でダーリントン接続されたトランジスタ81a,81bは、トランジスタ81aのベースがトランジスタ66aのエミッタ端子に電気的に接続され、トランジスタ81aのエミッタがトランジスタ81bのベースに接続され、トランジスタ81bのエミッタがトランジスタ82aのベースに電気的に接続される。トランジスタ81a,81b、および82aのそれぞれのベース端子とエミッタ端子間は、0.6〜0.8Vより大きい電位差が必要であり、トランジスタ81aのコレクタ端子はトランジスタ81aのベース端子よりも高い電位にする必要がある。従って、2段構成でダーリントン接続されたトランジスタ81a,81bを差動アンプ82の入力に接続していることで、高い電源電圧が必要となる。差動アンプ82は、一対のバイポーラトランジスタ82a,82bと、それらのコレクタ端子側に設けられた抵抗素子82c,82dと、それらのエミッタ端子側に接続された電流源82eを含む。同様に、差動アンプ84は、一対のバイポーラトランジスタ84a,84bと、それらのコレクタ端子側に設けられた抵抗素子84c,84dと、それらのエミッタ端子側に接続された電流源84eを含む。これらの差動アンプ82,84は、ダーリントン接続されたバイポーラトランジスタ対81の後段において、それらの間にエミッタフォロア回路83を挟んだ状態で直列に接続されている。エミッタフォロア回路83は、差動アンプ82の一方の出力を差動アンプ84に入力するためのバイポーラトランジスタ83aと電流源83cとを有する回路部と、差動アンプ82の他方の出力を差動アンプ84に入力するためのバイポーラトランジスタ83bと電流源83dとを有する回路部とを含む。さらに、帰還用アンプ930は、容量素子(ミラー容量)57a,57bを含んでいる。容量素子57aは、その一端がバイポーラトランジスタ85aと電流源85cとを有するエミッタフォロワ回路を介して差動アンプ84の一方の出力と接続され、その他端がバイポーラトランジスタ81aのベース端子に接続される。容量素子57bは、その一端がバイポーラトランジスタ85bと電流源85dとを有するエミッタフォロワ回路を介して差動アンプ84の他方の出力と接続され、その他端がバイポーラトランジスタ81cのベース端子に接続される。差動アンプ84の一方の出力は、バイポーラトランジスタ86aと電流源86bを有するエミッタフォロワ回路を介して出力端子OUTと接続される。

上記構成の比較例においては、2つのトランジスタを縦積みにしたダーリントン接続されたトランジスタ対81によってダイオード対53に微小電流を供給するようにしているので、上述したように高い電源電圧が必要となる。また、電流源82e、84eの供給する電流を定常的に流す差動アンプ2段を用いて高利得の差動増幅を実現しているため消費電流を大きく下げることは困難である。その結果、消費電力が実施形態の構成に比較して増大する傾向にある。

なお、本発明は上述した実施形態に限定されるものではない。

図3は、変形例にかかる帰還用アンプ30Aの構成を示す図である。図3に示す変形例にかかる帰還用アンプ30Aは、差動アンプ52が入力端子INP、INNに入力された2つの入力信号の差信号を増幅して、増幅された信号の正相信号と逆相信号を出力する点及び差動出力の構成のオペアンプ56Aを備える点で図2に示した帰還用アンプ30の構成と異なる。なお、図3において、図1に図示された抵抗素子64c,64dは、差動アンプ52によって増幅された正相信号および逆相信号の平均値を出力しないため、省かれている。オペアンプ56Aは、2つの出力端子56c,56dを有し、2つの入力端子56a,56bに入力された信号の差信号を増幅することにより、互いに位相が反転した2つの差動信号を生成し、これらの差動信号をそれぞれ出力端子56c,56dを経由して出力端子OUTP,OUTNから出力する。さらに、帰還用アンプ30Aは、差動出力の構成に対応して2つの容量素子57a,57bを備えている。この容量素子57aは、オペアンプ56の出力端子56cと入力端子56bとの間に接続され、容量素子57bは、オペアンプ56の出力端子56dと入力端子56aとの間に接続される。このようにして、反転増幅された信号を出力する出力端子をその反転増幅の入力端子に容量素子57a(あるいは57b)を介して接続することによって大きなミラー容量を得ることができる。

このような変形例によれば、広帯域信号の差動増幅時における安定した自動オフセット制御が可能とされるとともに、電源電圧を低くできる結果低消費電力化が可能とされる。

以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

30,30A…帰還用アンプ(増幅回路)、51…入力側RCフィルタ、52…差動アンプ(差動増幅器)53…ダイオード対(第1及び第2のダイオード素子)、54…バイアス電流源(第1及び第2のバイアス電流源)、55…カレントミラー回路部、56,56A…オペアンプ(演算増幅器)、57,57a,57b…容量素子(ミラー容量)、63a,63b…バイポーラトランジスタ対、INP…入力端子(第1の入力端子)、INN…入力端子(第2の入力端子)、OUT,OUTP,OUTN…出力端子。