Driver integrated circuit

本発明は、ドライバ集積化回路に関し、例えば、高耐圧のドライバ集積化回路に関するものである。

高速・高電圧ドライバ集積化回路は、半導体検査・計測装置や、医療機器など分野で幅広く応用されている。 例えば、半導体検査・計測装置は、計測および検査対象のウエハに電子ビームをスキャンして照射し、発生する二次電子から計測や検出画像を生成し、計測や検出画像に基づいて、計測および検査を行う装置である。 この半導体検査・計測装置を用いて、半導体装置を検査する場合には、製造過程における異常や不良の発生を早期に、あるいは事前に検知するため、各製造工程の終了時において半導体ウエハ上のパターン計測および検査が行われる。 例えば、欠陥検査の場合は、同様の回路パターンの画像同士を比較し、差が大きい場所を欠陥として判定を行う。 また、パターン計測装置の場合には、二次電子の発生量は試料の凹凸によって変化するので、二次電子信号を評価することにより試料表面の形状変化を捉えることが可能となる。 特に、パターンのエッジ部で二次電子信号が急激に増加することを利用して、半導体回路パターンＳＥＭ像内でのエッジ位置を推定し、寸法の計測を行う。

以上のような半導体検査・計測装置における、電子ビームスキャンを制御する電子ビーム偏向回路は、数ｋＶ〜数十ｋＶの電圧で加速された電子ビームを指定する検査・計測位置に偏向させるために、数十Ｖ〜数百Ｖの偏向電圧を偏向板に印加して、電子ビームの偏向制御を行う。 特に、検査・計測装置の高感度・高速を実現するためには、高速・高電圧の偏向電圧は必要である。 また、高電圧の偏向電圧を実現するには、高耐圧プロセスを用いて回路を構成る必要があり、製造コストが高くなってしまう。

一方、回路の一部において高耐圧プロセスを用いずに回路を構成するための技術が、例えば、特許文献１に開示されている。 具体的には、特許文献１では、回路の出力段を除いて、高耐圧プロセスを使用することなくＤ級増幅器を実現している。

しかしながら、特許文献１では、出力段以外の一部の回路部分は高耐圧プロセスが不要であるが、出力段の回路は依然として高耐圧のプロセスが必須である。 全体回路から考えると、プロセスの耐圧を超える電圧が出力できる手段ではなく、コスト削減及び回路製造の短縮化を考慮した場合には基本的な解決案ではない。

一般的に、高電圧出力ドライバ回路の種類は、集積化して構成することと、ディスクリートで構成することの２種類がある。 集積化して回路を構成する場合、基本的に全ての回路構成要素が同じチップ上で生成して、最後一つの部品としてパッケージ化する。 この場合、回路の最大出力電圧範囲がチップを製造するプロセスの耐圧で決められている。 装置の高性能化に要求される最大出力電圧が現状プロセスの耐圧に満足できない場合は、さらに高耐圧のプロセスを開発する必要である。 但し、新しい高耐圧プロセスの開発がコスト・時間が掛かり、容易ではない。

一方、ディスクリート部品で回路を構成する場合は、各回路要素が個別パッケージされたデバイスを使用する。 各デバイスに印加した電圧がそれぞれデバイスの耐圧より低くければ問題はない。 そして、回路設計の工夫で回路の最大電圧を各デバイスへ分圧すれば、各デバイスの耐圧を超える電圧を出力可能な回路は実現できる。 但し、ディスクリート部品で回路を構成した場合には部品点数が多く、実装面積が大きくなるので、個別のパッケージや部品間の配線により発生した寄生素子の影響のため、要求される高速性能を達成することが困難な場合が多い。

本発明はこのような状況に鑑みてなされたものであり、現状のプロセスを利用して短期間・低コストで製造可能であって、プロセスの耐圧を超える電圧が出力でき、要求される装置性能（高速・高電圧）を満足するドライバ集積化回路の構成を提供するものである。

上記課題を解決するために、本発明によるドライバ集積化回路は、差動入力信号を増幅する差動入力回路と、当該差動入力回路によって増幅された信号を電圧シフトするレベルシフト回路と、当該レベルシフト回路によって電圧シフトされた信号を増幅して出力する出力回路と、を有する。 そして、差動入力回路と、レベルシフト回路と、出力回路とを３つ以上のチップを用いて分割して構成する。 また、３つ以上のチップの基板に対しては、異なる電圧が印加され、プロセス耐圧よりも大きい出力電圧が出力回路から出力される。

本発明に関連する更なる特徴は、本明細書の記述、添付図面から明らかになるものである。 また、本発明の態様は、要素及び多様な要素の組み合わせ及び以降の詳細な記述と添付される特許請求の範囲の様態により達成され実現される。

本明細書の記述は典型的な例示に過ぎず、本発明の特許請求の範囲又は適用例を如何なる意味に於いても限定するものではないことを理解する必要がある。

本発明によれば、新規プロセスの開発のために必要とされるコストや時間を節約することができ、プロセス耐圧以上の電圧を出力することができるドライバ集積化回路を実現することができる。

一般的なドライバ集積化回路の概略構成を示す図である。

本発明の実施形態による高耐圧ドライバ集積化回路の概略構成を示す図である。

高耐圧ドライバ集積化回路のハイブリッドパッケージの概略を示す図である。

高耐圧ドライバ集積化回路の放熱用実装基板とパターンを示す断面図である。

第２の実施形態による高耐圧ドライバ集積化回路の概略構成を示す図である。

第３の実施形態による高耐圧ドライバ集積化回路の概略構成を示す図である。

第３の実施形態による高耐圧ドライバ集積化回路の一般化概略構成を示す図である。

以下、添付図面を参照して本発明の実施形態について説明する。 添付図面では、機能的に同じ要素は同じ番号で表示される場合もある。 なお、添付図面は本発明の原理に則った具体的な実施形態と実装例を示しているが、これらは本発明の理解のためのものであり、決して本発明を限定的に解釈するために用いられるものではない。

本実施形態では、当業者が本発明を実施するのに十分詳細にその説明がなされているが、他の実装・形態も可能で、本発明の技術的思想の範囲と精神を逸脱することなく構成・構造の変更や多様な要素の置き換えが可能であることを理解する必要がある。 従って、以降の記述をこれに限定して解釈してはならない。

（１）第１の実施形態 ＜一般的なドライバ集積化回路の構成＞
図１は、一般的な高電圧出力ドライバ集積化回路の構成を示す図である。 高電圧出力ドライバ集積化回路１３０は、一般的に差動入力回路１３１１と、レベルシフト回路１３１２と、高電圧出力段回路１３１３と、を有している。 高電圧出力端子１３１６の出力電圧を±２Ｖｏ、回路への最大印加電圧を±２Ｖ１とすると、Ｖ１をＶｏより数Ｖ〜十数Ｖ高い電圧（デバイスのドロップ電圧）として設定する必要がある。

図１に示した回路を既存のプロセス方法で集積化する場合は、チップに同時印加する電圧範囲を最大±２Ｖ１、必要なプロセス耐圧を±２Ｖ２とする。 ここで、Ｖ２＝Ｖ１＋δＶ１であり、δＶ１はマージンを示している。

＜改良された高耐圧ドライバ集積化回路の構成＞
図２は、本発明の第１の実施形態による、改良された高耐圧ドライバ集積化回路の構成を示す図である。 図２の回路構成を採用すれば、耐圧±Ｖ２のプロセスを使用して、最大出力電圧を±２Ｖ１（Ｖ１≒Ｖ２）とすることができるようになる。

図２に示すように、当該高耐圧ドライバ集積化回路１００では、全体のドライバ回路を３つのチップ１０１、１０２、及び１０３で分割して構成する。 各チップの基板電位（基準電圧）は、Ｖｓｕｂ１、Ｖｓｕｂ２、Ｖｓｕｂ３の異なる電位に設定される。 Ｖｓｕｂ１、Ｖｓｕｂ２、及びＶｓｕｂ３の電位は自由に設定してもよいが、分割された３つのチップ１０１、１０２、及び１０３の耐圧が同じであれば、Ｖｓｕｂ１＝Ｖ１、Ｖｓｕｂ２＝０、Ｖｓｕｂ３＝−Ｖ１のように、Ｖｓｕｂ１とＶｓｕｂ３がＶｓｕｂ２に中心して対称となり、全体回路の耐圧が一番高くなる。 なお、印加電圧に変動分がある場合には、Ｖｓｕｂ１＝Ｖ１±δ、Ｖｓｕｂ２＝±δ、Ｖｓｕｂ３＝−Ｖ１±δとなる。 また、各チップは、同一プロセスを用いて製造されていることが望ましい。

差動入力回路部（差動入力段部分）１０２１は、１つのチップ１０２に配置され、その印加電圧範囲は、プロセスの耐圧より低く設定される。

また、レベルシフト回路部（レベルシフト段部分）に印加する電圧範囲は、最大±２Ｖ１であり、ほぼプロセス耐圧±Ｖ２の２倍である。 そして、レベルシフト段部分は、３つのチップ、チップ１_１０１、チップ２_１０２、及びチップ３_１０３に分けて配置される。 レベルシフト段部分に属する回路は、高電圧部分１０１１と、中間電圧部分１０２２と、低電圧部分１０３１である。 ここで、チップ１_１０１に配置される高電圧部分１０１１に対する印加電圧Ｖ _{ＬＳ_Ｈ}は、Ｖ１＜Ｖ _{ＬＳ_ｈ} ＜２Ｖ１の範囲（印加電圧範囲）に設定される。 また、チップ２_１０２に配置される中間電圧部分１０２２に対する印加電圧Ｖ _{ＬＳ_Ｍ}は、−Ｖ１＜Ｖ _{ＬＳ_ｍ} ＜Ｖ１の範囲（印加電圧範囲）に設定される。 さらに、チップ３_１０３に配置される低電圧部分１０３１に対する印加電圧Ｖ _{ＬＳ_Ｌ}は−２Ｖ１＜Ｖ _{ＬＳ_ｌ} ＜−Ｖ１の範囲（印加電圧範囲）に設定される。

同様に、高電圧出力回路部も３つのチップに分散して配置される。 つまり、高電圧出力回路部分に属する回路は、高電圧部分１０１２と、中間電圧部分１０２３と、低電圧部分１０３２である。 チップ１_１０１に配置される高電圧部分１０１２に対する印加電圧Ｖ _{ＨＶＯ_Ｈ}は、Ｖ１＜Ｖ _{ＨＶＯ_Ｈ} ＜２Ｖ１の範囲（印加電圧範囲）に設定される。 また、チップ２_１０２に配置される中間電圧部分１０２３に対する印加電圧Ｖ _{ＨＶＯ_Ｍ}は、−Ｖ１＜Ｖ _{ＨＶＯ_Ｍ} ＜Ｖ１の範囲（印加電圧範囲）に設定される。 さらに、チップ３_１０３に配置される低電圧部分１０３２に対する印加電圧Ｖ _{ＨＶＯ_Ｌ}は、−２Ｖ１＜Ｖ _{ＨＶＯ_Ｌ} ＜−Ｖ１の範囲（印加電圧範囲）に設定される。

図２に示される高耐圧ドライバ集積回路１００において、差動入力信号Ｖｉｎは、差動入力部分（差動入力アンプ）１０２１で増幅される。 増幅された信号は、レベルシフト部分（レベルシフタ回路）１０２２によってＨレベル側のゲート入力とＬレベル側のゲート入力に電圧シフトされる。 そして、トランジスタ（Ｐ１，Ｐ２，Ｎ１，Ｎ２）と抵抗（Ｒ１，Ｒ２）で構成される最終段ドライバ（高電圧出力段の中間電圧部分１０２３）は、電圧シフトした信号を増幅して出力する。 この最終段ドライバでは、ＰＭＯＳ（Ｐ１，Ｐ２）とＮＭＯＳ（Ｎ１，Ｎ２）が縦続接続になっており、Ｎ２のゲート電圧Ｖ３とＰ２のゲート電圧Ｖ１はそれぞれ、式（１）及び（２）のように表すことができる。

また、Ｐ２及びＮ２のソース電圧（Ｖ２及びＶ４）はそれぞれ、Ｐ２のゲート・ソース間電圧をＶｇｓ_ｐ、Ｎ２のゲート・ソース間電圧をＶｇｓ_ｎとすると、式（３）及び（４）のように表すことができる。

式（４）より、Ｖ４を（Ｖｏｕｔ−Ｖｓｓ_Ｌ）／２に設定すると、ＮＭＯＳ及びＰＭＯＳのドレイン・ソース間電圧は等分に分圧されて最大限に高耐圧化できるため、Ｒ１とＲ２は式（５）のように表すことができる。

このように、チップ分割かつ抵抗分圧すれば、各チップ上のデバイスの印加電圧がプロセス耐圧以下になることを保証できるとともに、全体回路に印加する電圧と最大出力電圧が約プロセス耐圧よりも大きく（例えば、２倍）なるようにすることができるになる。

＜実装構造＞
図３及び４を参照して、高耐圧ドライバ集積化回路の実装構造について説明する。 ここでは、上述した３つのチップによって分割された回路を１つ回路として動作するために必要なチップ間配線や、パッケージについて説明する。 図３は、３つチップを１つのケースによって実現するハイブリッドパッケージ構成を示す図である。 図４は、基板上に実装された高耐圧ドライバ集積化回路の断面構造を示す図である。

図３において、チップ１０１、１０２、及び１０３は、同一の実装基板１０６上に載置され、各チップ間の電気信号伝送は短いワイヤーボンディング１０５により接続し、配線により発生する寄生素子を最小限に低減して実装される。 これにより、高速かつ高電圧出力が可能なハイブリッド集積化回路が実現できる。

ところで、高電圧出力回路の大きな課題は放熱である。 例えば、±２００Ｖで給電され、最大出力電流が１５０ｍＡの高電圧出力回路は、消費電力が約３０Ｗであり、熱を放出する。 この熱によって回路が正しく動作しなくなる場合もある。 よって、放熱設計は、回路が正しく動作させるための重要な課題である。

チップからの熱は、基本的に基板１０６からパッケージ１０４に経由して空気へ逃げる。 つまり、基本的な放熱経路は、基板→パッケージ→空気である。 しかし、方熱効率を上げるには、この放熱経路だけでは不十分である。 そこで、パッケージの放熱効率をより良くするために、パッケージ１０４に放熱器（放熱板）１０８をつけるのが一般的である。 なお、パッケージと放熱器は、基本的に金属製のものが多い。

続いて、図４を参照して回路の断面構造について説明する。 当該回路において、放熱の主な面積である各チップ裏面の電位と実装基板１０６の接続パターン電位は、各チップのサブ電位（基板電位）と同じである。 また、各チップ１０１乃至１０３を基板１０６に載置して接続する際には、基板１０６の表面（チップ実装面）上に、それぞれ分離されたパターン１２０、１２１及び１２２を設置し、その上に各チップを載置する。

本実施形態では、各チップの熱をパターン１２０、１２１及び１２２を経由して基板１０６の裏面へ伝導しやすくするため、基板１０６を多層基板にしている。 図４に示すように、多層基板の構造として、チップ１用放熱ベタ層１１１と、チップ２用放熱ベタ層１１２と、チップ３用放熱ベタ層１１３と、回路クランド層であるベタ層１１４が設けられている。 また、基板１０６の裏面には、各チップ１０１乃至１０３のサブ電位と裏面パターン（等電位放熱パターン、或いはチップ電位パターンとも言う）１２３、１２４、及び１２５が設けられている。 同一ベタ層の電位は同電位に設定されている。 例えば、チップ１放熱用ベタ層１１１はＶ１に、チップ２放熱用ベタ層１１２は０Ｖに、チップ３放熱用ベタ層１１３は−Ｖ１に設定されている。 その意味において、チップ１放熱用ベタ層１１１はチップ１のサブ電位ベタパターン層、チップ２放熱用ベタ層１１２はチップ２のサブ電位ベタパターン層、チップ３放熱用ベタ層１１３はチップ３のサブ電位ベタパターン層と呼ぶこともできる。

さらに、チップ１_１０１のサブ電位パターン１２０、ベタ層１１１、及び裏面パターン１２３の間の熱抵抗を下げるために、できるだけ多数のビア（接続ビア、ワイヤーボンディングとも言う）１１５を設置すると良い。 また、チップ２_１０２のサブ電位パターン１２１、ベタ層１１２、及び裏面パターン１２４の間の熱抵抗、並びに、チップ３_１０３のサブ電位パターン１２２、ベタ層１１３、及び裏面パターン１２５の間の熱抵抗を低減するためにも、同様に、多数のビア（接続ビア）１１５が設けられている。 なお、各チップのために設けられたビアは、他のチップとは電気的に接続されないように設けられていることに注意すべきである。

チップ１０１乃至１０３の表面には配線があるため、熱はパッケージ１０４へとは逃げにくい。 従って、上述のような構成を採用すると、チップからパッケージへの主な放熱径路は、チップ１０１乃至１０３→電位パターン１２０乃至１２２→裏面パターン１２３乃至１２５となる。

但し、各チップのサブパターン電位は異なるので、同じパッケージと直接接続できない。 このため、基板１０６の裏面とパッケージ１０４の間に、絶縁用シートやクリーム１０７が必要となる。 この絶縁シートやクリームは、高耐圧絶縁性（電気的に絶縁性を有すること）及び低熱抵抗（熱が逃げやすいこと）の２つの条件を少なくとも満足する必要がある。

以上の実装と放熱構造によって、本発明の実施形態（第１乃至第３の実施形態）で示される高耐圧ドライバ集積化回路の正常動作を保証することできる。

（２）第２の実施形態 図５は、本発明の第２の実施形態による高耐圧ドライバ集積化回路の構成を示す図である。 当該回路の構成や放熱の設計に関して、基本的に第１の実施形態と同様である。 よって、以下では相違点のみについて説明する。

図５に示すように、高耐圧ドライバ集積化回路１００'の真中のチップ１０２のサブ電位Ｖｓｕｂ２は、第１の実施形態のような固定の電位（Ｖｓｕｂ２＝０）ではなく、抵抗Ｒ１０及びＲ１１によって出力Ｖｏｕｔを分圧された電位となっている。 つまり、式（６）及び（７）で示される通りである。

このように、チップ１０２に印加する最大電圧は、±Ｖｏｕｔである。 耐圧条件を考える時、基本的に｜Ｖｏｕｔ−Ｖｓｕｂ２｜＜プロセス耐圧であることが必要となる。 Ｖｏｕｔの正負電圧範囲が同じであれば、Ｖｓｕｂ２が固定的な電位であるとすると、０Ｖ時が一番有利となる。 この時、耐圧条件は、Ｖｏｕｔ＜プロセス耐圧である。

図５のように、式（６）及び（７）によりＶｓｕｂ２がＶｏｕｔと連動して可変となるように設定すれば、Ｖｏｕｔ−Ｖｓｕｂ２の値をＲ１０及びＲ１１の選択により低減することができる。 チップ１０２上にグランド電位が存在することを考えると、Ｒ１０＝Ｒ１１を設定する場合は、チップ１０２上サブ電位に対する最大電位差＝Ｖｏｕｔ／２となる。 つまり、チップ１０２の耐圧条件を半分に緩和することができる。

さらに、出力段回路の分圧抵抗とトランジスタの数を増やせば、プロセス耐圧の２倍以上の電圧を出力できるドライバ回路の設計と製造は可能である。

（３）第３の実施形態（拡張案）
図６は、本発明の第３の実施形態による高耐圧ドライバ集積化回路の構成を示す図である。 本実施形態における高耐圧ドライバ集積化回路の基本構成は、第１及び２の実施形態とほぼ同様であるため、重複する部分についての詳細説明は省略し、ここでは第１及び第２の実施形態と異なる部分についてのみ説明する。

上述したように、第１及び第２の実施形態では、高印加電圧を縦接続する部分をチップ分割するとき、３つのチップの例を用いて説明しているが、本実施形態では５つのチップ１４１乃至１４５に分割するようにしても良い。 ５つのチップで構成する場合、基板電位可変制御機能ブロック１５０は、全部のチップサブ電位１５１乃至１５５を、全体集積化回路の出力電圧１６０に応じて自動的に可変制御する。 例えば、システムの最大出力電圧を±３Ｖ１とし、チップ１４１の印加電圧を３Ｖ１、チップ１４５の印加電圧を−３Ｖ１とする。 出力電圧Ｖｏｕｔ≒−３Ｖ１の場合には、チップ１４１のサブ電位を２Ｖ１に、チップ１４２のサブ電位を０Ｖ、チップ１４３のサブ電位を−２Ｖ１に設定すれば、チップ１４１〜チップ１４３まで各チップの印加電圧範囲がサブ電位を中心に±Ｖ１の範囲になる。 同じく、出力電圧Ｖｏｕｔ＝３Ｖ１の場合には、チップ１４５のサブ電位を−２Ｖ１に，チップ１４４のサブ電位を０Ｖ、チップ１４３のサブ電位を２Ｖ１に設定すれば、チップ１４５〜チップ１４３まで各チップの印加電圧範囲がサブ電位を中心に±Ｖ１の範囲になる。 これにより、回路全体の出力電圧は、プロセス耐圧の最大３倍までの高電圧を出力可能となる。 なお、第１の実施形態同様、各チップは、同一プロセスを用いて製造されていることが望ましい。

また、本実施形態では一般化すれば、図７のように５つ以上チップで分割することができる。 この場合には、耐圧が±Ｖ１の（２Ｎ−１）個のチップ分割で、最大±ＮＶ１の高電圧を出力することが可能となる。

（４）まとめ ドライバ集積化回路は、差動入力部と、レベルシフト部と、負荷を駆動する高電圧出力部（出力回路部）の３つの基本機能ブロックから構成される。 差動入力部に関する電圧レベルは、基本的に低電圧であるが、レベルシフト部と出力部回路に関する電圧は、ほぼ回路の最大出力電圧に近いレベルとなっている。 レベルシフト部と出力部で使用する部品の印加電圧範囲を下げるためには、レベルシフト部と出力回路部を縦接続の３つブロックに分けて、それぞれに印加する電圧の範囲をプロセスの耐圧範囲に限定する。 例えば、マージンδＶを含む耐圧電圧が±Ｖ１（真のプロセス耐圧Ｖ２＝Ｖ１＋δＶ１、δＶ１がマージンを表す）のプロセスを使用して最大出力電圧が約±２Ｖ１のドライバ回路を作ることを考える。 同一プロセスで３つのチップチップ１、チップ２、チップ３を作製し、各チップの基板電位Ｖｓｕｂ１＝Ｖ１（±変動分）、Ｖｓｕｂ２＝０（±変動分）、Ｖｓｕｂ３＝−Ｖ１（±変動分）と、それぞれ異なる電位に設定する。 このようにすることにより、現状のプロセスを利用してドライバ集積化回路を構成するので、新規プロセスの開発のために必要とされるコストや時間を節約することができ、プロセス耐圧以上の電圧が出力可能な要求される高耐圧のドライバ集積化回路を実現することができる。

差動入力部は、基板電位Ｖｓｕｂ１＝０のチップチップ２に配置する。 また、レベルシフト回路は３つの部分に分割して、それらをチップ１乃至３に配置し、印加電圧の範囲に応じて縦接続する。 例えば、レベルシフト回路においては、Ｖ１＜印加電圧＜２Ｖ１の部分（１０１１）をＶｓｕｂ１＝Ｖ１のチップ１に配置し、−Ｖ１＜印加電圧範囲＜Ｖ１の部分（１０２２）をチップ２に配置し、−２Ｖ１＜印加電圧＜−Ｖ１の部分（１０３１）をチップ３に配置する。

同様に、出力回路も３つの部分に分割してそれらをチップ１乃至３に配置して縦接続する。 例えば、出力回路においては、Ｖ１＜印加電圧＜２Ｖ１の部分（１０１２）をＶｓｕｂ１＝Ｖ１のチップ１に配置し、−Ｖ１＜印加電圧範囲＜Ｖ１の部分（１０２３）をチップ２に配置し、−２Ｖ１＜印加電圧＜−Ｖ１の部分（１０３２）をチップ３に配置する。 なお、チップ１、チップ２、及びチップ３に印加した電圧の絶対値は異なっているが、各チップのサブ電位（基板電位）は浮いている（グランドにつながっていない）ので、電圧範囲は各チップの耐圧範囲内で収めれば特に問題はない。

また、チップ２の印加電圧を、出力電圧を抵抗分圧によって決定される電位に設定するようにしても良い。 これにより、チップ２の印加電圧（サブ電位）が出力電圧に応じて自動的に変化するので、チップ２の耐圧条件を緩和することができる。

さらに、３つのチップ間を１つのパッケージを実装して、チップ間の信号伝達が短いワイヤーボンディング（ビア）により接続するようにしても良い。 このようにすることにより、配線によって発生する寄生素子を最小限に低減して、高速且つ高電圧出力なハイブリッド集積化ＩＣ回路が実現できる。

また、ドライバ集積化回路を構成するための基板を多層基板とし、多層基板の裏面（チップ西面とは反対側の面）に放熱器を取り付けるようにする。 そして、各チップからビアを介して熱を放熱器に伝える。 このようにすることにより、各チップから発せられる熱であって、パッケージを経由させても逃がしにくく不正動作の原因となりうる熱を効率よく放出することができるようになり、回路の誤動作を回避することができる。 なお、多層基板の裏面と放熱器との間には、絶縁部材（絶縁シートや絶縁クリーム）で構成される絶縁層が形成されていることが望ましい。

以上、本発明の実施形態について詳細に説明した。 ただし、明細書に記載された具体例は典型的なものに過ぎず、本発明の範囲と精神は後続する請求範囲で示される。 また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の態様が形成できる。 さらに、上述の実施形態において、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。 全ての構成が相互に接続されていても良い。 加えて、本技術分野の通常の知識を有する者には、本発明のその他の実装がここに開示された本発明の明細書及び実施形態の考察から明らかになるものである。

１０１…チップ１（分割チップ１）
１０２…チップ２（分割チップ２）
１０３…チップ３（分割チップ３）
１０１１…チップ１に配置するレベルシフト回路部１０１２…チップ１に配置する高電圧出力回路部１０１３…ドライバ集積化回路の正電源１０１４…ドライバ集積化回路のチップ１のサブ電位Ｖｓｕｂ１
１０２１…チップ２に配置する差動入力回路部１０２２…チップ２にレベルシフト回路部１０２３…チップ２に配置する高電圧出力回路部１０２４…ドライバ集積化回路のチップ２のサブ電位Ｖｓｕｂ２
１０２５…ドライバ集積化回路の出力端子Ｖｏｕｔ
１０３１…チップ３に配置するレベルシフト回路部１０３２…チップ３に配置する高電圧出力回路部１０３３…ドライバ集積化回路の負電源１０３４…ドライバ集積化回路のチップ３サブ電位Ｖｓｕｂ３
１３１１…ドライバ集積化回路の差動入力回路部１３１２…ドライバ集積化回路のレベルシフト回路部１３１３…ドライバ集積化回路の高電圧出力回路部１３１４…ドライバ集積化回路の正電源１３１５…ドライバ集積化回路の負電源１３１６…ドライバ集積化回路の出力端子１３１７…ドライバ集積化回路のチップサブ電位Ｖｓｕｂ
１０４…ハイブリッドパッケージ１０５…ビア（接続ビア、ワイヤーボンディング）
１０６…実装基板（ハイブリッドチップ実装基板）
１０７…絶縁シート（ハイブリッドチップ実装基板とパッケージ間の絶縁シート）
１０８…ハイブリッドＩＣ使用時用放熱板１２０、１２１、１２３…実装基板表面のチップ電位パターン１１１…チップ１放熱用ベタ層（分割チップ１のサブ電位ベタパターン層）
１１２…チップ２放熱用ベタ層（分割チップ２のサブ電位ベタパターン層）
１１３…チップ３放熱用ベタ層（分割チップ３のサブ電位ベタパターン層）
１１４…回路クランド用ベタ層（回路のグランド電位ベタパターン層）
１１５…接続ビア（実装基板表面の分割チップパターン、裏面パターン、及びベタ層の接続ビア）
１２３、１２４、１２５…実装基板裏面のチップ電位パターン、
１３０…従来の回路チップ構成１４１、１４２、１４３，１４４、１４５…チップ（分割チップ）
１５０…基板電位可変制御部１５１、１５２、１５３，１５４、１５５…各チップのサブ電位１６０…全体集積化回路の電圧出力端子２４１、２４２、２４３，２４４、２４５…チップ（分割チップ）
２５０…基板電位可変制御部２５１、２５２、２５３，２５４、２５５…各チップのサブ電位２６０…全体集積化回路の電圧出力端子