Planar voltage protection assembly

本発明は、トランス、インダクタ、フィルタ又はチョーク等の電子デバイスに関する。

電子デバイスは、これらデバイスに送られる過度の電圧や電流エネルギーから保護する必要がある。 例えば、送信デバイスからデータ通信を受信するイーサネット（登録商標）デバイスは、受信電流が過度の電圧やエネルギーを有すると損傷し得る、電圧やエネルギーに敏感な部品を有する。 デバイスを受信電流の過度の電圧やエネルギーから保護するために、或る公知のデバイスはトランスに結合されている。 トランスは、受信電流の電圧やエネルギーを下げることができる。 トランスは、鉄心等のフェライト本体の周りに導線を巻回することにより形成される。

これらのトランスは、欠点が無い訳ではない。 例えば、従来のトランスは、特にイーサネットデバイスや他の通信デバイスとの関連で、比較的大きくなってしまう。 トランスの寸法が小さくなると、比較的脆弱なフェライト本体は、トランスを通信デバイスに組み込む間に損傷するか破壊する。 また、トランスの寸法が小さくなるにつれて、フェライト本体に周りに電線を巻回することがより困難になる。

或る公知の電子デバイスは、それらデバイスに伝送されるデータ信号の比較的低周波成分や高周波成分を濾波する必要がある。 このような濾波を提供するために、これらデバイスは、電子デバイスが実装され又は結合される印刷回路基板等の回路基板上に実装された追加のフィルタ部品を有する。 基板へのフィルタ部品の実装は、デバイスの寸法を大きくしてしまう。 より小さい通信デバイスに対するニーズが増大しているので、基板へのフィルタ部品の実装は望ましいことではない。

従って、組立体の寸法を比較的小さく保ちながら、電子部品を過度の電圧やエネルギーから保護し、部品に通信されるデータ信号を濾波する組立体に対するニーズがある。

本発明に係る電圧保護組立体は、基板の上面から反対側の下面に垂直方向に延びる厚さ寸法を有する平面基板を具備する。 この基板は１本以上の導電トレースを有する。 導電入力端子が、基板上に配置されると共に、少なくとも１本の導電トレースに導電結合される。 容量性素子が、少なくとも１本の導電トレースにより入力端子に電気結合される。 誘導性素子が、少なくとも１本の導電トレースにより容量性素子に導電結合される。 導電出力端子が、基板上に配置されると共に、少なくとも１本の導電トレースにより誘導性素子に導電結合される。 出力端子、誘導性素子、容量性素子及び入力端子は、電圧保護回路を通って伝送されたデータ信号の１以上の周波数を濾波する電圧保護回路を形成するよう、直列接続される。 容量性素子及び誘導性素子の少なくとも一方は、全体が基板の厚さの範囲内にある。

本発明の一実施形態に係る平面電圧保護組立体を示す概略図である。

図１に示された電圧保護組立体の一実施形態を示す平面図である。

図２の３−３線に沿った電圧保護組立体の断面図である。

図１の電圧保護組立体の一実施形態の通常作動状態を示す回路図である。

図１の電圧保護組立体の一実施形態の過電圧又は過電流作動状態を示す回路図である。

本発明の別の実施形態に係るＥＳＤスイッチの概略図である。

図６のＥＳＤスイッチの別の概略図である。

図１は、本発明の一実施形態に係る平面電圧保護組立体１００を示す概略図である。 組立体１００は、複数の導電トレース１０４を有する平面基板１０２を具備する。 「平面（planar）」とは、基板１０２が第３の直角方向よりも２つの直角方向に沿って大きいことを意味する。 基板１０２は、硬化エポキシ樹脂の薄板等の柔軟性を有する非剛性薄板か、ＦＲ−４で形成された印刷回路基板（ＰＣＢ）等の剛性又は半剛性基板であってもよい。 導電トレース１０４は、基板１０２内で組立体１００の複数の部品を接続する導電経路である。 導電トレース１０４は、基板１０２上に配置されてもよいし、基板１０２内に埋設されてもよい。 例えば、基板１０２は、ＰＣＢの１層以上に配置された導電トレース１０４を有する多層ＰＣＢであってもよい。

組立体１００は、図示の実施形態では、２個の導電入力端子１０６と２個の電線出力端子１０８とを具備する。 或いは、組立体１００は、異なる数の入力端子１０６や出力端子１０８を有してもよい。 入力端子１０６、出力端子１０８及び導電トレース１０４は、銅等の金属又は合金を含むか金属又は合金から形成される導電本体である。 導電トレース１０４は、入力端子１０６を、出力端子１０８及び以下に説明する追加の部品に導電結合する。 入力端子１０６や出力端子１０８は、基板１０２の外面に配置された導電パッドとして形成されてもよい。 或いは、入力端子１０６や出力端子１０８は、基板１０２から突出し又は基板１０２上に配置された導電リセプタクルから突出する導電端子として形成されてもよい。 入力端子１０６は、電線又は回路基板内のバス等のデータ送信デバイスの導電本体に係合又は嵌合してもよい。 そして、出力端子１０８は、集積回路（ＩＣ）に接続された電線又はバス等のデータ受信デバイスの導電本体に係合又は嵌合してもよい。 例えば、組立体１００はＩＣと共に回路基板上に配置され、ＩＣに伝達されたデータ信号は、ＩＣに到達する前に組立体１００を通って伝送されてもよい。 組立体１００は、イーサネット型用途に使用されるＲＪ−４５コネクタ等の電気コネクタに一体化されてもよい。 例えば、組立体１００は、イーサネット通信に使用されるＲＪ−４５コネクタに使用されてもよい。 組立体１００がこのようなコネクタ内に一体化されると、組立体１００は組立体１００のより容易な使用を可能にし、コネクタの電気性能を改善することができる。

図示の実施形態において、組立体１００は２個の電圧保護回路１１０，１１２を有し、各電圧保護回路１１０，１１２は、１本以上の導電トレース１０４により１個の出力端子１０８に導電結合された１個の入力端子１０６を有する。 少なくとも毎秒10メガビットの速度で伝達される高速データ等のデータは、電圧保護回路１１０，１１２に沿って入力端子１０６から出力端子１０８に伝達される。 図１に示される電圧保護回路１１０，１１２は、差動データ信号を伝達する。 例えば、電圧保護回路１１０は高速差動データ信号の正部分を伝送するのに対し、電圧保護回路１１２は高速差動データ信号の相補的な負部分を伝送する。 或いは、電圧保護回路１１０，１１２は、シングルエンド信号等の非差動データ信号を通信してもよい。 ２個の電圧保護回路１１０，１１２が組立体１００内に示されるのに対し、組立体１００は単一の電圧保護回路１１０又は１１２を有するか、３個以上の電圧保護回路１１０，１１２を有してもよい。

電圧保護回路１１０，１１２は、ＩＣ等のデータ受信デバイスに過電流又は過電圧の保護を提供する。 一実施形態において、電圧保護回路１１０，１１２は、所定の閾値エネルギーを超えるエネルギーを有する電流からデータ受信デバイスを保護する。 例えば、電圧保護回路１１０，１１２は、入力端子１０６から出力端子１０８への高過ぎする電圧の電流を阻止してもよい。 電圧保護回路１１０，１１２は、一実施形態では基板１０２内又は上のトランスを使用することなく、過電流又は過電圧からの保護を提供する。 例えば、電圧保護回路１１０，１１２は、各電圧保護回路１１０，１１２の入力端子１０６及び出力端子１０８間に配置されこれら端子と導電結合されたトランスを有さなくてもよい。 「トランス」は、一実施形態において、電圧保護回路１１０，１１２が第１回路から誘電結合された導体すなわちコイルを通って第１回路に導電結合されていない異なる第２回路へ電気エネルギーを伝送するデバイス又は部品を有さないことを意味する。 電圧保護回路１１０，１１２は、各電圧保護回路１１０，１１２内の導体間に導電伝送されることなくデータ信号が電圧保護回路１１０，１１２を通って通信できるように、入力端子１０６から出力端子１０８に延びる導電経路をそれぞれ有する。

組立体１００は、導電トレース１０４により電圧保護回路１１０，１１２に導電結合された導電接地端子１１６を有する。 接地端子１１６は、銅等の金属又は合金を含むか金属又は合金から形成される導電本体である。 接地端子１１６は、基板１０２の外面に配置された導電パッドとして形成されてもよい。 或いは、接地端子１１６は、基板１０２から突出し又は基板１０２上に配置された導電リセプタクルから突出する導電端子として形成されてもよい。 接地端子１１６は、他の電圧が計測される、電圧保護回路１１０，１１２の基準点等の電気接地基準、シャーシ等の電流用の共通帰還経路、又は直接的な接地への物理的接続部に導電結合された導電本体に係合又は嵌合してもよい。

図示の実施形態において、電圧保護回路１１０，１１２は静電気放電（ＥＳＤ）スイッチ１１４を有してもよい。 ＥＳＤスイッチ１１４は、１本以上の導電トレース１０４により各電圧保護回路１１０，１１２の入力端子１０６と導電結合される。 ＥＳＤスイッチ１１４はまた、接地端子１１６と導電結合されてもよい。 ＥＳＤスイッチ１１４は、入力端子１０６を電圧保護回路１１０，１１２の追加部品に導電結合させると共に、電圧保護回路１１０，１１２を通って流れる電流のエネルギーが所定閾値を超える際に接地端子１１６に電流が流れることを防止する。 しかし、電流のエネルギーが閾値を超えると、ＥＳＤスイッチ１１４は、入力端子１０６及び電圧保護回路１１０，１１２の追加部品間の導電経路を開き、入力端子１０６を接地端子１１６に導電結合させる。 例えば、１個以上の電圧保護回路１１０，１１２を通って搬送される信号が電圧スパイク又は他の異常を有すると、ＥＳＤスイッチ１１４は、信号が電圧保護回路１１０，１１２を通って通常搬送される導電経路を開き、接地端子１１６を経由して接地基準に信号を向かわせる。 ＥＳＤスイッチ１１４は、電圧保護回路１１０，１１２を通って信号を搬送すること、及び信号のエネルギーがＥＳＤスイッチ１１４の閾値を下回るほど減少する際には出力端子１０８に戻るよう移行する。

組立体１００は、図示の実施形態では電圧保護回路１１０，１１２の各々の容量性素子１１８を有する。 容量性素子１１８は、１本以上の導電トレース１０４により、各電圧保護回路１１０，１１２のＥＳＤスイッチ１１４に導電結合された１個以上のキャパシタを有する。 或いは、電圧保護回路１１０，１１２にＥＳＤスイッチ１１４が含まれない実施形態において、容量性素子１１８は、１本以上の導電トレース１０４により入力端子１０６に導電結合されてもよい。

一実施形態において、容量性素子１１８は、電圧保護回路１１０，１１２の各々に誘導性素子１２０と直列に配置される。 容量性素子１１８は、容量性素子１１８にハイパスフィルタとして作用させる容量特性を有してもよい。 例えば、容量性素子１１８は、上側カットオフ周波数を超える周波数を有する電圧保護回路１１０，１１２を通って通信されるデータ信号の部分をカットオフすなわち除去してもよい。 一実施形態において、容量性素子１１８は、10kHzのオーダーの3dBカットオフ周波数を有する。 或いは、容量性素子１１８は異なるカットオフ周波数を有してもよい。 容量性素子１１８のキャパシタンス値は、容量性素子を通って搬送される電流の電圧が1500〜2500Ｖである場合に漏れ電流が10〜700μＡである0.5〜10nＦの範囲内であってもよい。 容量性素子１１８は電圧絶縁破壊が比較的高くてもよい。 例えば、容量性素子１１８は、容量性素子１１８を通って流れるデータ信号の電圧が少なくとも2500Ｖ以上になるまで、絶縁破壊しなくてもよい。 或いは、容量性素子１１８は、より大きな絶縁破壊電圧を有してもよい。 例えば、絶縁破壊電圧は、１mm当たり39370〜118110Ｖであってもよい。

一実施形態において、容量性素子１１８は、多層セラミックキャパシタ又はポリマを主剤とする多層キャパシタからなる。 一実施形態において、１個以上の容量性素子１１８は、約６mmｘ４mmの平行な導電板を有する20層キャパシタである。 容量性素子１１８の板は、基板１０２の層の一部を形成してもよい。 例えば、基板１０２が互いに垂直方向に積み重ねられた複数の誘電体層を有する回路基板である場合には、容量性素子１１８の導電板は、基板１０２の導電トレース又は導電部として形成されてもよい。 容量性素子１１８を形成するためにセラミックが装填されたポリマ、熱可塑性プラスチック、炭化水素等の材料を使用すると、１mm ²当たり２〜４又は２〜10pＦの容量密度に25.4μｍ当たり2000Ｖ以上の絶縁破壊電圧を与えることができる。

容量性素子１１８は比較的小さな寸法を有してもよい。 例えば、各容量性素子１１８は、0.5mmｘ0.25mmｘ0.2mm以下の物理的寸法を有してもよい。 或いは、各容量性素子１１８は、4.5mmｘ3.2mmｘ2mmという物理的寸法を有する容量性素子１１８等、より大きくてもよい。

組立体１００は、図示の実施形態の電圧保護回路１１０，１１２の各々に誘導性素子１２０を有する。 誘導性素子１２０は、１本以上の導電トレース１０４により容量性素子１１８及び各電圧保護回路１１０，１１２の出力端子１０８に導電結合された１個以上のインダクタを有する。 図１に示されるように、誘導性素子１２０は、入力端子１０６から出力端子１０８まで電圧保護回路１１０，１１２を通るデータフローの方向に沿って容量性素子１１８から下流に配置される。 例えば、容量性素子１１８は、入力端子１０６及び誘導性素子１２０の間に配置されてもよい。 そして、誘導性素子１２０は、容量性素子１１８及び出力端子１０８の間に配置されてもよい。 或いは、誘導性素子１２０は、電圧保護回路１１０，１１２を通るデータフローの方向に沿って容量性素子１１８の上流に配置されてもよい。 各電圧保護回路１１０，１１２に単一の誘導性素子１２０のみが図示されるが、或いは、追加の誘導性素子１２０が図示の誘導性素子１２０と直列に結合されてもよい。

図示の実施形態において、誘導性素子１２０は、導電トレース１０４により容量性素子１１８及び出力端子１０８に結合された導電コイル１２２として形成される。 導電コイル１２２は、共通のフェライト本体１２６を取り囲む複数の巻線１２４を有する。 例えば、電圧保護回路１１０の導電コイル１２２はフェライト本体１２６を取り囲み、電圧保護回路１１２の導電コイル１２２はフェライト本体１２６を取り囲む。 或いは、誘電性素子１２０の導電コイル１２２は、異なるフェライト本体１２６の周りに巻回されてもよい。 図１のフェライト本体１２６は、環状形状を有するものとして図示されているが、別の形状を有してもよい。 導電コイル１２２は、容量性素子１１８から出力端子１０８へデータ信号を搬送する。 電圧保護回路１１０，１１２の導電コイル１２２は、同一のフェライト本体１２６の周りに巻回されてチョークデバイスを形成する。 このチョークデバイスは、一実施形態における電圧保護回路１１０，１１２を通って伝達される差動データを劣化させ得る高周波コモンモード信号を濾波する。

電圧保護回路１１０，１１２は、一実施形態における誘導性素子１２０及びフェライト本体１２６により提供されるチョークデバイスを介して互いにデータ信号をやりとりしない。 例えば、電圧保護回路１１０は、フェライト本体１２６を経由して電圧保護回路１１２にデータ信号を誘導的に伝達せず、逆も同様である。 上述したように、一実施形態において、組立体１００は、トランスを含まない過電流保護や過電圧保護を提供する。 さらに、各電圧保護回路１１０，１１２に沿って伝達されるデータ信号の電圧は、誘導性素子１２０及びコモンフェライト本体１２６を有するチョークデバイスにより逓増又は逓減しない。

誘導性素子１２０は、電圧保護回路１１０，１１２からのコモンモードエネルギーのより低いカットオフ周波数を制御するよう選択されてもよい。 例えば、異なる誘導特性や物理特性（例えば、フェライト本体１２６の周りの巻線１２４の数）を有する誘導性素子１２０は、異なる周波数のコモンモードエネルギーが誘導性素子１２０を通ることを防止してもよい。 図１に示されるように、各電圧保護回路１１０，１１２のＥＳＤスイッチ１１４、容量性素子１１８及び誘導性素子１２０は、入力端子１０６及び出力端子１０８間で互いに直列に導電結合される。 電圧保護回路１１０，１１２は、過電圧保護や過電流保護、出力端子１０８に結合された電子デバイス用の周波数フィルタ、及び入力端子１０６に結合された通信デバイスからのデータ信号の受信を提供することができる。 電圧保護回路１１０，１１２は、上述した保護を提供できると共に、電圧保護回路１１０，１１２内又はそれらの間のトランス部品を使用することなく濾波することができる。

図２は、電圧保護組立体１００の一実施形態の平面図である。 図３は、図２の３−３線に沿った電圧保護組立体１００の断面図である。 基板１０２、ＥＳＤスイッチ１１４及び容量性素子１１８は、組立体１００の様々な部品の相対位置をより明瞭に示すよう図２に仮想線で図示される。 ３−３断面線は図３の組立体１００の斜めを向く２平面を通って延びているが、或いは、３−３断面線は組立体１００の単一平面のみを通って延びてもよい。

基板１０２は、下面３０２（図３参照）から上面３０４（図３参照）に垂直方向に延びる厚さ寸法３００（図３参照）を有する平面物体である。 一実施形態において、厚さ寸法３００は3.0mm以下である。 或いは、厚さ寸法３００は2.5mm以下であってもよい。 別の実施形態では、厚さ寸法３００は1.0mm以下である。 基板１０２は、中心層３０６の両面に配置された上側外層３０８及び下側外層３１０を有する中心層３０６からなる。 中心層３０６は１層の硬化エポキシ樹脂等の可撓性を有する非剛性体にすることができるが、外層３０８，３１０は硬化ＦＲ−４材料等の可撓性を有さない剛性体にすることができる。 図示の実施形態において、導電トレース１０４は、中心層３０６の内部ではなく、外層３０８，３１０上又はその内部に配置される。 或いは、導電トレース１０４は中心層３０６を通って延びてもよい。 別の実施形態において、基板１０２は、単一の材料又は単一タイプの材料で形成された単一体であってもよい。

入力端子１０６（図２参照）及び接地端子１１６（図２参照）は、図２の基板１０２の上面３０４上に配置された導電パッドとして形成される。 図２に示されるように、導電トレース１０４は、各電圧保護回路１１０，１１２（図２参照）においてＥＳＤスイッチ１１４及び容量性素子１１８と互いに並列に電気結合する。 或いは、ＥＳＤスイッチ１１４及び容量性素子１１８は、互いに直列に配置されてもよい。

ＥＳＤスイッチ１１４は、図示の実施形態の基板１０２の上面３０４（図３参照）に実装される。 例えば、ＥＳＤスイッチ１１４は、ワイヤボンド接続部や半田ボール接続部等の１個以上の相互接続部を使用して、導電トレース１０４に導電結合されてもよい。 或いは、ＥＳＤスイッチ１１４は全体が基板１０２内に配置されてもよい。 例えば、ＥＳＤスイッチ１１４は、基板１０２の上面３０４により区画される平面又は基板１０２の下面３０２（図３参照）により区画される平面を超えて突出するか、これら平面を破るか、これら平面を通過する、ＥＳＤスイッチ１１４の部分がないように、基板１０２の厚さ寸法３００（図３図示）内に配置されてもよい。

一実施形態において、ＥＳＤスイッチ１１４は、衝撃技術により提供される１個以上の「Voltage Switchable Dielectric」（商標）等の電圧切換え可能な誘電体（ＶＳＤ）材料を有するから、この材料から成形される。 このＶＳＤ材料は、通常の動作中に、電気絶縁材料（例えば誘電体）のように振る舞うナノ合成ポリマであってもよい。 例えば、ＶＳＤ材料は、電圧又は電流エネルギーが閾値以下では電流を伝導しない。 ＶＳＤ材料は、電圧又は電流エネルギーが閾値を越えると導電状態になる。 ＶＳＤ材料は、ＶＳＤ材料を流れる電圧又は電流エネルギーが閾値を下回ると、絶縁状態すなわち非導電状態に戻る。 或いは、ＥＳＤスイッチ１１４は、電圧保護回路１１０，１１２（図２参照）を流れる電圧又は電流エネルギーがＥＳＤスイッチ１１４の閾値を超えると、導電経路又は接地端子１１６（図２参照）を有する回路を開く又は閉じる別のタイプのスイッチであってもよい。

容量性素子１１８は、全体が図示の実施形態の基板１０２内に配置される。 例えば、図３に示されるように、容量性素子１１８は、それら容量性素子１１８の全体が基板１０２の中心層３０６内に位置し、基板１０２のいずれかの外層３０８，３１０内に延びる容量性素子１１８の部分がないように、基板１０２の厚さ寸法３００の範囲内に位置することができる。 例えば、容量性素子１１８は、中心層３０６及び上側外層３０８間の界面や、中心層３０６及び下側外層３１０間の界面により区画される平面上を突出し、その平面を破り、又はその平面を通過する部分がなくてもよい。 或いは、容量性素子１１８は、基板１０２の上面３０４と導電結合されること等により、基板１０２上に実装されてもよい。

基板１０２内に配置された容量性素子１１８は、基板１０２の外層３０８，３１０（図３参照）内に配置された導電トレース１０４や、図示の実施形態の導電バイア３１２により基板１０２の上面３０４（図３参照）上に配置された導電トレース１０４に導電結合される。 バイア３１２は、銅等の導電材料でめっきされ、又は導電材料でほぼ充填された穴又は溝であってもよい。 バイア３１２は、基板１０２の厚さ寸法３００の全部又は一部を垂直方向に貫通してもよい。 一実施形態において、バイア３１２は、容量性素子１１８の導電板すなわち電極と導電結合されている。 例えば、容量性素子１１８が１枚以上の誘電性シートにより分離された２個の電極を有するモノリシックセラミックキャパシタである一実施形態において、各バイア３１２は、容量性素子３１２は、容量性素子１１８の異なる電極に導電結合されてもよい。

一実施形態において、容量性素子１１８や誘導性素子１２０は、中心層３０６に予めドリルで穿孔され又は予め形成されたキャビティすなわち開口を使用して基板１０２の中心層３０６に埋設されている。 例えば、中心層３０６は、容量性素子１１８や誘導性素子１２０が開口内に配置された状態で、１個以上の開口が形成されるか、中心層３０６内にドリルで穿孔された開口を有してもよい。 次に、容量性素子１１８や誘導性素子１２０は、中心層３０６内で可撓性弾性エポキシ材料により取り囲まれてもよい。 一実施形態において、容量性素子１１８や誘導性素子１２０は、米国特許出願第１２／５９２７７１号に開示された一つ以上の方法を使用して基板１０２に埋設されてもよい。

例えば、容量性素子１１８や誘導性素子１２０は、'７７１号出願の平面トランス（２００）の製造と同様な方法で基板１０２内に埋設される。 一実施形態において、'７７１号出願に記載されるように、穴（'７７１号出願１１０２）は基板１０２に配置され、容量性素子１１８又は誘導性素子１２０は基板１０２内で弾性非導電性材料（'７７１号出願の１１０８）に包まれる。 上導体（'７７１号出願の１１１０）及び下導体（'７７１号出願の１１１２）は、絶縁接着剤（'７７１号出願の１１１４）を使用して基板１０２の表面に接着できる。 スルーホール（'７７１号出願の１１１６）は、上導体（'７７１号出願の１１１０）、上接合層（'７７１号出願の１１１４）、弾性非導電性材料（'７７１号出願の１１０８）、基板１０２、下接合層（'７７１号出願の１１１４）及び下導体（'７７１号出願の１１１２）を貫通してドリルで穿孔される。 スルーホール（'７７１号出願の１１１６）は、清浄化され、導電バイア（'７７１号出願の１１１８）を形成するよう金属コーティングされる。 導電バイア（'７７１号出願の１１１８）は、容量性素子１１８や誘導性素子１２０内へ及び外への導電経路を提供することができる。

図２に示されるように、導電トレース１０４は、容量性素子１１８を誘導性素子１２０に電気結合する。 誘導性素子１２０は、フェライト本体１２６を取り囲む導電コイル１２２（図１参照）として形成される。 導電コイル１２２は、導電内部バイア２０２や導電外部バイア２０４により接合された上側導電層２００及び下側導電層３１４を有する。 上側導電層２００及びフェライト本体１２６は図２では仮想線で示されるので、下側導電層３１４が見える。 一実施形態において、一つ以上の上側導電層２００、下側導電層３１４、内部バイア２０２、外部バイア２０４は、'７７１号出願の説明に従って形成されてもよい。 例えば、上側導電層２００は'７７１号出願の上導電層１１１０と同様に設けてもよいし、下導電層３１４は'７７１号出願の下導電層１１１２と同様に設けてもよいし、内部バイア２０２又は外部バイア２０４は'７７１号出願のバイア１１１８と同様に設けてもよい。

上側及び下側の導電層２００，３１４は、基板１０２の厚さ寸法３００内に配置された導電トレースとして形成されてもよい。 例えば、図３に示されるように、上側及び下側の導電層２００，３１４は、基板１０２の外層３０８，３１０内に配置されてもよい。 或いは、上側導体層２００及び下側導体層３１４の一方又は双方は、基板１０２上に配置されてもよい。 上側及び下側の導電層２００，３１４は、バイア２０２，２０４により導電トレース１０４と導電結合される。 穴又は溝は、下面３０２（図３参照）から上面３０４（図３参照）まで基板１０２の厚さ寸法３００（図３参照）を貫通してドリルで穿孔される。 穴又は溝は、金属又は導電半田等の導電材料でめっきされ又は充填され、バイア２０２，２０４を形成する。

複数の内部バイア２０２及び外部バイア２０４は、フェライト本体１２６の対向する両面に設けられる。 例えば、図示の実施形態に示される環状のフェライト本体１２６に関して、内部バイア２０２はフェライト本体１２６に取り囲まれ、外部バイア２０４はフェライト本体１２６の外側に配置される。 図示の実施形態において、各上側導電層２００は、１個の外部バイア２０４から１個の内部バイア２０２に延び、外部バイア２０４を内部バイア２０２に導電結合する。 上側導電層２００と同様に、各下側導電層３１４（図３参照）は、１個の外部バイア２０４から１個の内部バイア２０２に延び、外部バイア２０４を内部バイア２０２に導電結合する。

誘導性素子１２０の導電コイル１２２は、フェライト本体１２６の周りに螺旋状に巻回される。 異なる誘導性素子１２０の導電コイル１２２は、導電結合されたバイア２０２，２０４、上側導電層２００及び下側導電層３１４の異なる組合せにより形成される。 図２に示されるように、異なる上側導電層２００は上側導電層２００Ａ，２００Ｂ，２００Ｃ等と名付けられ、異なる下側導電層３１４は下側導電層３１４Ａ，３１４Ｂ，３１４Ｃ等と名付けられ、異なる内部バイア２０２は内部バイア２０２Ａ，２０２Ｂ，２０２Ｃ等と名付けられ、異なる外部バイア２０４は外部バイア２０４Ａ，２０４Ｂ，２０４Ｃ等と名付けられる。 電圧保護回路１１０用の誘導性素子１２０の導電コイル１２２は、上側導体層２００Ｃに結合された内部バイア２０２Ｃに結合された下側導電層３１４Ａに結合された外部バイア２０４Ａに結合された上側導電層２００Ａに結合された内部バイア２０２Ａに結合された１本の導電トレース１０４を有し、出力端子１０８に結合された上側導電層２００Ｄに結合される。 他の電圧保護回路１１０用の誘導性素子１２０の導電コイル１２２は、内部バイア２０２Ｄに結合された下側導電層３１４Ｂに結合された外部バイア２０４Ｂに結合された上側導電層２００Ｂに結合された内部バイア２０２Ｂに結合された１本の導電トレース１０４を有し、出力端子１０８に結合された上側導電層２００Ｅに結合される。 図２に示されるように、導電コイル１２２は各々、導電コイル１２２が互いに係合又は接触することなく、互いに結び付けられ又は交互配置されつつ、フェライト本ｔ内１２６の周りに螺旋状に巻回される。

誘導性素子１２０は、その全体が基板１０２の厚さ寸法３００内に配置することができる。 例えば、誘導性素子１２０は、フェライト本体１２６、バイア２０２，２０４、並びに上側及び下側の導電層２００，３１４を有する。 ここで、フェライト本体１２６、バイア２０２，２０４、並びに上側及び下側の導電層２００，３１４のいずれも、基板１０２の上面３０４及び下面３０２により区画される平面を貫通して延びたり突出したりしない。 或いは、誘導性素子１２０は、上面３０４及び下面３０２により区画される一つ以上の平面を貫通して突出してもよい。

図２に示される電圧保護回路１１０，１１２において、各電圧保護回路１１０，１１２は、入力端子１０６、容量性素子１１８、誘導性素子１２０、並びに互いに及び容量性素子１１８と並列接続されたＥＳＤスイッチ１１４と直列に導電結合された出力端子１０８を有する。 これらのＥＳＤスイッチ１１４は電圧保護回路１１０，１１２に結合された電子デバイスを過度の電圧から保護できるのに対し、容量性素子１１８及び誘導性素子１２０は、信号の高周波成分や低周波成分を除去することにより、電圧保護回路１１０，１１２に沿って伝達される信号を整形する。 電圧保護回路１１０，１１２は、基板１０２内に埋設又は基板１０２に実装され、或いは各電圧保護回路１１０，１１２に導電結合されたトランスを使用することなく、上述した過電流保護や過電圧保護、及び信号整形機能を提供する。

図４は、通常作動状態の電圧保護組立体１００の一実施形態の回路図である。 「通常作動状態」とは、電圧保護回路１１０，１１２を通って伝達される電圧や電流エネルギーがＥＳＤスイッチ１１４（図１参照）に関連した閾値を超えない場合の、図４に示される回路図が組立体１００を代表することを意味する。 各電圧保護回路１１０，１１２は、入力端子１０６及び出力端子１０８間で互いに直列配置された容量性素子１１８及び誘導性素子１２０を有する。 組立体１００の部品の様々な電子特性としていくつかの値が図４に示されているが、それらの値は単に例に過ぎず、本明細書に記載された全実施形態を限定することを意図したものではない。 他の値も使用可能である。

データ信号は入力端子１０６に伝達される。 上述したように、データ信号は、各電圧保護回路１１０，１１２で差動データ信号の一方を伝達する差動電圧信号であってもよい。 例えば、データ信号は、イーサネット（登録商標）通信、電話通信、ＤＳＬ通信、ケーブル通信等に使用される信号であってもよい。 データ信号は、入力端子１０６から容量性素子１１８に導電トレース１０４に沿って伝達される。 図示の実施形態において、容量性素子１１８は20ｎＦのキャパシタンスを有する。 或いは、容量性素子１１８は異なるキャパシタンスを有してもよい。 上述したように、容量性素子１１８は、データ信号の低周波成分を濾波すなわち除去してもよい。

データ信号は、容量性素子１１８から誘導性素子１２０に伝達される。 上述したように、誘導性素子１２０は、チョークデバイスの導電コイル１２２（図１参照）であってもよい。 誘導性素子１２０は、データ信号から高周波成分を濾波すなわち除去する。 一実施形態において、誘導性素子１２０は、10ＫHz〜10ＭHz付近の比較的低周波で30〜100μＨのインダクタンスを有する。 或いは、誘導性素子１２０は異なるインダクタンスを有してもよい。 データ信号は、誘導性素子１２０から出力端子１０８に伝達される。 データ信号は、出力端子１０８からその出力端子に結合された１個以上の電子部品に伝達される。

図５は、過電圧作動状態又は過電流作動状態の電圧保護組立体１００の一実施形態の回路図である。 「過電圧作動状態又は過電流作動状態」とは、電圧保護回路１１０，１１２を通って伝達される電圧や電流エネルギーがＥＳＤスイッチ１１４（図１参照）に関連した閾値を超えない場合の、図５に示される回路図が組立体１００を代表することを意味する。 組立体１００の部品の様々な電子特性としていくつかの値が図５に示されているが、それらの値は単に例に過ぎず、本明細書に記載された全実施形態を限定することを意図したものではない。 他の値も使用可能である。

ＥＳＤスイッチ１１４の閾値を超える電圧又はエネルギーを有するデータ信号は、入力端子１０６に伝達される。 データ信号は、入力端子１０６からＥＳＤスイッチ１１４に導電トレース１０４に沿って伝達される。 一実施形態において、データ信号の電流は、データ信号の電圧やエネルギーがＥＳＤスイッチ１１４の閾値を超える場合、ＥＳＤスイッチ１１４を非導電材料から導電材料に変更させる。 ＥＳＤスイッチ１１４は、ＥＳＤスイッチ１１４が導通状態になったときに導電トレース１０４を接地基準５００に結合させる。 例えば、ＥＳＤスイッチ１１４は、導電トレース１０４を、アース、シャーシ又は他の接地基準に結合された接地端子１１６（図１参照）に結合してもよい。 ＥＳＤスイッチから接地基準５００への経路の電気抵抗は、ＥＳＤスイッチ１１４から出力端子１０８への導電経路の抵抗より小さい。 この結果、比較的高エネルギーや高電圧を有するデータ信号は、容量性素子１１８、誘導性素子１２０及び出力端子１０８の代わりに接地基準５００に導通する。

図６は、別の一実施形態に従った容量性素子６００の概略図である。 容量性素子６００は、上述した容量性素子１１８（図１参照）の代わり、又は容量性素子１１８に加えて使用される。 容量性素子６００は、導電層６０４により分離された圧電層６０２の多層積層体６０６を有する。 積層体６０６は、導電層６０４が互いに接触又は係合しないように、互いの上に垂直方向に積層された複数の圧電層６０２及び導電層６０４を有する。 電線、トレース又は他の導電体等の垂直方向の導電経路６０８は、積層体６０６を垂直方向に貫通し、積層体６０６の複数の導電層６０４に接触する。 例えば、第１導電経路６０８は、一つおきの導電層６０４等の第１組の導電層６０４に接触してもよい。 第２導電経路６０８は、第１組に含まれていない導電層６０４等の異なる第２組の導電層６０４に接触してもよい。 積層体６０６は、圧電層６０２を使用して多層又は多板の平行キャパシタ素子を形成する。

積層体６０６は下側電極６１０上に配置される。 下側電極６１０は、１本以上の導電トレース１０４により入力端子１０６に結合され得る導電体である。 上側電極６１２は積層体６０６の上面に配置される。 図６に示されるように、導電経路６０８は、積層体６０６を貫通すると共に上側電極６１２に導電結合されているが、下側電極６１０から分離されている。 接地板６１４は、上側電極６１２上に配置された導電体である。 この接地板６１４は、１本以上の導電トレース１０４により接地端子１１６に導電結合されてもよい。 通常作動状態において、高電圧がない場合、積層体６０６の有効キャパシタンスは、0.1〜10ｎＦの間である。

積層体６０６は、積層体６０６及び下側電極６１０間の界面から上側電極６１２の上面６２０までを計測した垂直方向の高さ寸法６１８を有する。 図示の実施形態において、垂直方向の寸法６１８は、上側電極６１２が分離間隙６１６により接地板６１４から離間及び分離されるように、十分に小さい。 分離間隙６１６は数μｍの長さである。 分離間隙６１６は、上側電極６１２を流れる電流が接地板６１４に飛ばず、ＥＳＤスイッチ６００を含む電圧保護回路１１０，１１２（図１参照）を短絡しないだけ十分に大きい。

図６に示されるように、容量性素子６００は基板１０２内に配置される。 例えば、容量性素子６００は、容量性素子６００（例えば、上側電極６１２、積層体６０６及び下側電極６１０）が基板１０２の上面３０４で区画される平面又は基板１０２の下面３０２で区画される平面を破ったり突出したりしないように、基板１０２の厚さ寸法３００内に配置されてもよい。

作動時において、電流（例えばデータ信号）は、入力端子１０６及び下側電極６１０に結合される導電トレース１０４から下側電極６１０により受信される。 最下導電層６０４は、少なくとも１個の圧電層６０２により下側電極６１０から分離され、容量性素子を構成する。 電流は、最下導電層６０４及び下側電極６１０により形成される容量性素子を通って導電経路６０８に流れる。 電流は、導電経路６０８や上側電極６１２への１個以上の導電層６０４を通って伝達されることにより、積層体６０６を通って流れる。 電流は、上側電極６１２に結合された導電トレース１０４に流れる。 図６に示された容量性素子６００は、容量性素子６００が入力端子１０６を接地端子１１６に結合しないように、開放状態すなわち「通常作動」状態にある。 例えば、垂直方向の高さ寸法６１８は、上側電極６１２が接地板６１４を介して導電経路６０８を接地端子１１６に導電結合しないように、十分に小さい。

一実施形態において、入力端子１０６は、単一巻線を有するトランス等の単巻トランスに接続されてもよい。 単巻トランスの単一巻線の部分は、２個のコイルすなわち巻線を有するトランスの一次コイルすなわち一次巻線、及び二次コイルすなわち二次巻線の双方として作用することができる。 単巻トランスの単一巻線は、電気接続がなされる少なくとも３個のタップ、すなわち接続点を有する。 電圧は、単巻トランスの３個以上のタップのうちの中央タップを介して印加される。 単一巻線の外端は、差動信号の両端が電圧保護回路１１０，１１２に入るか又は離れる入力端子１０６に接続されてもよい。 単巻トランスにおける磁束は、付加的であってもよく、差動信号に理論的な高インピーダンスを生成し、差動信号が単巻トランスを通過できるようにしてもよい。 単巻トランスの中央タップは、出力端子１０８が結合された通信デバイスに電圧を供給することができる。 単巻トランスは、標準的な二重巻線トランスより小さく、より軽量で安価にできるが、電気的遮蔽や十分なコモンモードエネルギー濾波を与えなくてもよい。 単巻トランスは、基板１０２内に上述した誘導性素子と同様に一体化することができる。 例えば、フェライト本体１２６と同様なフェライト本体の全体を基板１０２内に配置してもよいし、導電コイル１２２と同様な単一導電コイルをフェライト本体１２６の周りに螺旋状に巻回するよう形成してもよい。

図７は、容量性素子６００の別の概略図である。 図７には、過電流状態又は過電圧状態の容量性素子６００が図示される。 入力端子１０６から容量性素子６００に流れる電圧や電流のエネルギーが容量性素子６００の閾値を超えると、容量性素子６００における積層体６０６の垂直方向高さ寸法６１８は増加する。 垂直方向の高さ寸法６１８は、上側電極６１２に接地板６１４と係合させる距離だけ増加し、この結果、接地板６１４を介して導電経路６０８及び上側電極６１２を接地端子１１６に導電結合する。

積層体６０６の垂直方向の高さ寸法６１８は、積層体６０６における圧電層６０２の励起により図７に示されるように増加する。 例えば、圧電層６０２は、電流が材料に印加される際に物理的寸法が変化する一つ以上の圧電材料を有し又はこの圧電材料から形成されてもよい。 圧電層６０２の数や厚さも圧電層６０２に使用される材料も、容量性素子６００の閾値以下での電圧やエネルギーを有する電流が積層体６０６に流れ込む際に、圧電層６０２が分離間隙６１６（図６参照）を閉じるのに十分な量で形状が変化（例えば、寸法が増加）せず、上側電極６１２に接地板６１４と係合させないように選択されてもよい。 圧電層６０２は、積層体６０６を流れる電圧や電流のエネルギーが容量性素子６００の閾値を越える際に十分な量だけ形状が変化（例えば、寸法が増加）でき、その結果、積層体６０６の垂直方向の高さ寸法６１８は増加し、上側電極６１２は接地板６１４に係合して導電経路６０８を接地基準５００に短絡させる。

図８は、本発明の一実施形態に係る一体化された容量性素子８０２を有する基板８００の概略図である。 基板８００は、図１に関して上述した基板１０２の代わりに、又は基板１０２に追加して使用してもよい。 基板８００は、互いに垂直方向いに積層された多層８０４，８０６を有する多層印刷回路基板（ＰＣＢ）とすることができる。 層８０４は、比較的高い絶縁破壊電圧を有する誘電材料から形成することができる。 誘電層８０４の厚さは、約５〜10μｍ又はそれ以上にしてもよい。 層８０６は、単クラッド金属層、又は二重クラッド金属層であってもよい。 これらの層上の金属トレースは、フォトリソグラフィ法／ウエットエッチング法を使用して基板８００の所定位置に設けられ、次に、導電層８０６及び誘電層８０４を互いに接着させる様々な加圧／真空／温度の条件を使用して誘電層８０４にラミネート加工される。

導電層は、１層以上の誘電層８０４により互いに分離され、容量性素子８０２を形成する。 １層おきに配置された導電層は、導電層に又は導電層から電流を搬送するよう基板８００内又は上の１個以上の導電バイアやトレースに導電結合されるので、多板多層キャパシタを可能にする。 容量性素子８０２は、１個以上の容量性素子１１８（図１参照）の代わりに用いてもよい。 例えば、基板１０２に容量性素子１１８を埋設する代わりに、基板８００は、その厚さ内に一体形成された容量性素子８０２と共に使用してもよい。

１００ 電圧保護組立体１０２ 平面基板１０４ 導電トレース１０６ 入力端子１０８ 出力端子１１０ 電圧保護回路１１２ 電圧保護回路１１６ 接地端子１１８ 容量性素子１２０ 誘導性素子１２２ 導電コイル１２６ フェライト本体２００ 上側導電層２０２ 内部バイア（バイア）
３００ 厚さ寸法３０２ 下面３０４ 上面３１４ 下側導電層５００ 接地基準６００ 容量性素子６０２ 圧電層６０８ 導電経路６１０ 下側電極６１２ 上側電極６１４ 接地板