センサ装置

本発明は、センサ装置に関し、例えばインダクタを有するセンサ装置に適用可能な技術である。

電力線を流れる電力量を検出する電力計には、インダクタが用いられている。電力線を流れる電流量が変化すると、電力線から発生する磁界の強度が変化する。 インダクタには、この磁界の強度の変化に応じた電力が発生する。電力計は、この電力をモニタすることにより、電力線を流れる電力量を検出する。

一般的に、電力計には磁気コアが設けられている。磁気コアは、電力線の周囲を取り囲む形状を有している。これに対して特許文献1には、多層プリント基板を用いたコアレス型の電流センサが記載されている。特許文献1において、多層プリント基板にはコイルが設けられている。このコイルは、多層プリント基板のうち異なる2層の配線層と、これらの配線層を接続するビアを用いて形成されている。そしてこのコイルの内側にはホールICが埋め込まれている。そして、検出対象となる電流は、コイルを流れる。

特開2011−185914号公報

磁気コアは、電力線の感度を高めるために設けられている。一方で、磁気コアを設けた場合、センサが大型化し、またコストが上がってしまう。特許文献1に記載の方法では、磁気コアを設けなくても良いが、多層プリント基板にホールICを埋め込む必要があるため、コストを十分に下げることはできない。本発明者は、コストを低くすることができる、新たなセンサ装置の構造を検討した。 その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、センサ装置は、電力線及び半導体装置を有している。半導体装置は、インダクタを有している。インダクタは、配線層を用いて形成されている。そして、半導体装置に垂直な方向で見た場合において、電力線と半導体装置は重なっている。

前記一実施の形態によれば、センサ装置のコストを低くすることができる。

第1の実施形態に係るセンサ装置の構成を示す平面図である。

図1のA−A´断面図である。

半導体装置が有する半導体チップの構成を示す断面図である。

回路の構成の一例を示す図である。

増幅部とインダクタの接続関係を示す図である。

(a)は2つのインダクタの巻き方向の第1例を示す図であり、(b)は2つのインダクタの巻き方向の第2例を示す図である。

第2の実施形態に係るセンサ装置の構成を示す平面図である。

第3の実施形態に係るセンサ装置の構成を示す平面図である。

本実施形態に係る回路の構成を示す図である。

第4の実施形態に係るセンサ装置の構成を示す図である。

第5の実施形態に係るセンサ装置の構成を示す平面図である。

第6の実施形態に係るセンサ装置の構成を示す平面図である。

第7の実施形態に係るセンサ装置の構成を示す図である。

第8の実施形態に係るセンサ装置の構成を示す平面図である。

第9の実施形態に係る半導体装置の等価回路の要部を示す図である。

図15の変形例を示す図である。

図16に示した半導体装置が有する半導体チップの平面図である。

図17のB−B´断面の第1例を示す図である。

図17のB−B´断面の第2例を示す図である。

第10の実施形態に係る半導体装置の等価回路の要部を示す図である。

第11の実施形態に係る半導体装置の等価回路の要部を示す図である。

図21の変形例を示す図である。

ツェナーダイオードの構成の一例を示す断面図である。

以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

(第1の実施形態) 図1は、第1の実施形態に係るセンサ装置SNDの構成を示す平面図である。図2は、図1のA−A´断面図である。本実施形態に係るセンサ装置SNDは、電力線PL及び半導体装置SDを有している。半導体装置SDは、インダクタINDを有している。インダクタINDは、配線層(図3を用いて後述)を用いて形成されている。そして、半導体装置SDに垂直な方向で見た場合において、電力線PLと半導体装置SDは重なっている。これにより、電力線PLとインダクタINDの距離を短くすることができるため、磁気コアを設けなくてもセンサ装置SNDの感度を高めることができる。また、プリント配線基板にICを埋め込んだりコイルパターンを形成する必要がないため、製造コストも増加しない。さらに、半導体装置SDにインダクタINDを設けているため、プリント配線基板にコイルパターンを形成する場合と比較して、インダクタINDの線幅を狭くすることができる。従って、センサ装置SNDを大きくしなくても、インダクタINDの巻き数を増やしてインダクタINDの検出値を大きくすることができる。以下、詳細に説明する。

図1に示すように、半導体装置SDは、インダクタINDを2つ有している。これら2つのインダクタINDは、巻数は互いに同じであり、かつ電力線PLに対して線対称に設けられている。そして半導体装置SDに垂直な方向から見た場合において、電力線PLは2つのインダクタINDの間を延在している。このようにすると、2つのインダクタINDのそれぞれには、電力線PLの周囲に発生する磁場に起因して起電力が生じる。そしてこれら2つの起電力を足し合わせることで、電力線PLを流れる電流量を示す信号の強度を大きくすることができる。また、インダクタINDを2つ設けることで、電力線PLに対する半導体装置SDの位置がずれた場合であっても、検出信号の強度が小さくなることを抑制できる。このため、後述するように磁気コアを設ける必要がなくなる。

また、平面視において、半導体装置SDのうちインダクタINDで囲まれた領域の内側には、ロジック回路LCが配置されている。ロジック回路LCは、後述するように、デジタル処理されたインダクタINDからの信号を処理して、電力線PLを流れる電流量を算出する演算部等を含んでいる。本図に示す例では、2つのインダクタINDのそれぞれの内側にロジック回路LCが設けられている。これら2つのロジック回路LCの機能は、互いに同じであっても良いし、少なくとも一部が互いに異なっていても良い。

また、半導体装置SDはアナログ回路ACを有している。アナログ回路ACの少なくとも一部は、平面視において、電力線PLと重なっている。このようにすると、電力線PLのすぐ横にアナログ回路ACが配置されている場合と比較して、電力線PLの周囲に発生する磁場のうちアナログ回路ACを貫通する成分が小さくなるため、この磁場がアナログ回路ACの動作に影響を与えることを抑制できる。なお、アナログ回路ACは、例えば、インダクタに生成した電圧を増幅する増幅部などである。

半導体装置SDが有する半導体チップは矩形である。そして2つのインダクタINDは半導体チップの一方の対角線上に搭載されている。また半導体チップの他方の対角線上にはアナログ回路ACが搭載されている。言い換えると、半導体チップを、この半導体チップの対角線の交点と各辺の中点を結んだ線で4等分した場合、一方の対角線上に位置する2つの領域にはインダクタINDが配置されており、残りの2つの領域にはアナログ回路ACが配置されている。

本図に示す例において、半導体装置SDは、半導体チップをインターポーザやリードフレームなどのチップ搭載部に搭載し、半導体チップ及びチップ搭載部を封止樹脂で封止したものである。そして半導体装置SDは、プリント配線基板PCBの上に搭載されている。そして、図2に示すように、電力線PLは、半導体装置SDを基準とした場合にプリント配線基板PCBとは逆側に配置されている。このようにすると、電力線PLの周囲に発生した磁場がプリント配線基板PCBによって遮られることを防止できる。

図3は、半導体装置SDが有する半導体チップの構成を示す断面図である。この半導体チップは、基板SUBを用いて形成されている。基板SUBは、例えばシリコン基板である。基板SUBには、トランジスタTR及び素子分離領域EIが形成されている。素子分離領域EIは、素子形成領域を他の領域から分離している。素子形成領域には、例えばトランジスタTRが形成されている。トランジスタTRは、例えばロジック回路LCの一部である。ただし、素子形成領域には、アナログ回路ACの一部が形成されていても良い。

トランジスタTRおよび素子分離領域EI上には、多層配線層MINCが形成されている。多層配線層MINCは、内部配線WIRを有している。内部配線WIRは、アナログ回路ACもしくはロジック回路LCを構成する配線、又は電源配線である。

多層配線層MINCは、複数の配線層を有している。各配線層は、内部配線WIRが形成されている層と、ビアVA(又はコンタクト)が形成されている層を有している。本図に示す例では、内部配線WIRは、配線層を形成する絶縁膜に埋め込まれている。ただし少なくとも一つの内部配線WIRは、配線層を形成する絶縁膜上に形成されていても良い。また、内部配線WIR及びビアVAは、別々に形成されていても良いし、一体となっていてもよい。内部配線WIRは、例えばCu又はAlである。ビアVAは、例えばCu、Al、又はWである。

インダクタINDは、少なくとも一つの内部配線WIRと同一層に形成されている。本図に示す例では、インダクタINDは、複数層の配線層(具体的には、2層目以上の配線層から、最上層より一つ下の配線層までの間のいずれかの配線層)を用いて形成されている。このようにすると、インダクタINDの巻数が増えるため、インダクタINDによる磁界の変化の検出感度は高くなる。

そして、多層配線層MINCには、シールド部材SLDが設けられている。シールド部材SLDはインダクタINDを囲んでいるため、インダクタINDに電力線PLからの電界による静電結合によってインダクタINDが検出する信号にノイズが生じることを、抑制できる、また、ロジック回路LCやアナログ回路ACがインダクタINDのノイズ源になることも抑制できる。

詳細には、シールド部材SLDは、第1シールド部材SLD1、第2シールド部材SLD2、第3シールド部材SLD3、及び第4シールド部材SLD4を有している。

第1シールド部材SLD1は、インダクタINDとロジック回路LCの間に位置しており、第2シールド部材SLD2はインダクタINDを介して第1シールド部材SLD1とは逆側に位置している。第1シールド部材SLD1及び第2シールド部材SLD2は、いずれも、インダクタINDが形成されている配線層より下の配線層から、インダクタINDが形成されている配線層より上の配線層まで連続して形成されている。第1シールド部材SLD1及び第2シールド部材SLD2は、いずれの配線層においても、内部配線WIRが形成されている層と同一層に位置する金属層、及び、ビアVAが形成されている層と同一層に位置する金属層を有している。

第3シールド部材SLD3は、インダクタINDが形成されている配線層より一つ上の配線層に形成されている。また、第4シールド部材SLD4は、インダクタINDが形成されている配線層より一つ下の配線層に形成されている。第3シールド部材SLD3は、第1シールド部材SLD1の最上層の金属層と、第2シールド部材SLD2の最上層の金属層とをつないだものであり、インダクタINDの上方を覆っている。第4シールド部材SLD4は、第1シールド部材SLD1の最下層の金属層と、第2シールド部材SLD2の最下層の金属層とをつないだものであり、インダクタINDの下方を覆っている。そして、インダクタINDは、第1シールド部材SLD1、第3シールド部材SLD3、第2シールド部材SLD2、及び第4シールド部材SLD4によって囲まれている。

図4は、センサ装置を構成する回路の一例を示す図である。上記したように、センサ装置を構成する回路は、アナログ回路(増幅部AMP、AD変換部CNV)、およびロジック回路(演算部OPE、及び通信部IF)を有している。増幅部AMPは、インダクタINDに生成した電圧(=信号)を増幅する。AD変換部CNVは、増幅部AMPが増幅した信号をデジタル信号に変換する。演算部OPEは、このデジタル信号を用いて電力線PLを流れる電流量を算出する。そして通信部IFは、この電流量を外部に送信する。

図5は、増幅部AMPとインダクタINDの接続関係の一例を示す図である。本図に示す例において、増幅部AMPは例えば差動増幅回路である。そして、電力線PLに電流が流れた場合、一方のインダクタINDには、正電圧を有する信号が発生し、他方のインダクタINDには負電圧を有する信号が発生する。そして、これら2つの信号が増幅部AMPに入力されることによって、増幅部AMPの出力は、一つのインダクタINDのみが増幅部AMPに接続している場合と比較して、大きくなる。

図6(a)は、2つのインダクタINDの巻き方向の第1例を示す図である。本図に示す例において、2つのインダクタINDの巻き方法は同一である。そして第1のインダクタINDの中心側の端部は増幅部AMPの+側の入力端子に接続し、第2のインダクタINDの中心側の端部は増幅部AMPの−側の入力端子に接続している。また、2つのインダクタINDの外側の端部は接地されている。

図6(b)は、2つのインダクタINDの巻き方向の第2例を示す図である。本図に示す例において、2つのインダクタINDの巻き方法は逆になっている。そして第1のインダクタINDの中心側の端部は増幅部AMPの一方の入力端子(例えば−側の入力端子)に接続し、第2のインダクタINDの外側の端部は増幅部AMPの他方の入力端子(例えば+側の入力端子)に接続している。また、第1のインダクタINDの外側の端部は接地されており、第2のインダクタINDの中心側の端部も接地されている。

以上、本実施形態によれば、半導体装置SDに垂直な方向で見た場合において、電力線PLと半導体装置SDは重なっている。これにより、電力線PLと半導体装置SD内のインダクタINDの距離を短くすることができるため、磁気コアを設けなくてもセンサ装置SNDの感度を高めることができる。また、プリント配線基板にICを埋め込んだりコイルパターンを形成する必要がないため、製造コストも増加しない。

(第2の実施形態) 図7は、第2の実施形態に係るセンサ装置SNDの構成を示す平面図である。本図に示すセンサ装置SNDは、以下の点を除いて、第1の実施形態に係るセンサ装置SNDと同様の構成を有している。

まず、2つのロジック回路LCは、半導体装置SDの2つの短辺のそれぞれの近くに配置されている。そして、アナログ回路ACは2つのロジック回路LCの間に配置されている。このようなレイアウトは、半導体装置SDが有する半導体チップの平面形状が細長い場合に好適である。

本実施形態によっても、第1の実施形態と同様の効果が得られる。また、半導体装置SDに垂直な方向から見た場合において、2つのインダクタINDのすべてを電力線PLと重ならないようにすることができるため、電力線PLの周囲に発生した磁場のうちインダクタINDを通る量は多くなる。従って、センサ装置SNDの感度をさらに高めることができる。

(第3の実施形態) 図8は、第3の実施形態に係るセンサ装置SNDの構成を示す平面図である。本実施形態に係るセンサ装置SNDは、以下の点を除いて、第2の実施形態に係るセンサ装置SNDと同様の構成である。

まず、センサ装置SNDは2つの半導体装置SDを有している。これら2つの半導体装置SDは、いずれも一つのプリント配線基板PCB上に搭載されており、それぞれインダクタIND、アナログ回路AC、及びロジック回路LCを有している。そしてこれら2つの半導体装置SDは、プリント配線基板PCBに設けられた少なくとも一つの配線INCを介して互いに接続している。配線INCは、2つの半導体装置SDが有するインダクタINDを、図5,6に示した通りに接続していても良いし、2つの半導体装置SDが有する回路を互いに接続していても良い。また、プリント配線基板PCBに垂直な方向から見た場合において、電力線PLは、2つの半導体装置SDの間を延在している。

そして、2つの半導体装置SDのいずれにおいても、ロジック回路LCはアナログ回路ACよりも電力線PLの近くに配置されている。このようにすると、電力線PLの周囲に発生した磁場に起因してアナログ回路ACにノイズが入り込むことを抑制できる。

図9は、本実施形態に係るセンサ装置を構成する回路を示す図である。本実施形態に係るセンサ装置を構成する回路は、制御部CNTを有している点を除いて、図4に示したセンサ装置を構成する回路と同様の構成である。以下の説明は、2つの半導体装置SDが有する回路がプリント配線基板PCBの配線INCによって接続されている場合を想定している。

制御部CNTは、通信部IFを介して他の半導体装置SDの制御部CNTと通信する。また制御部CNTは、通信部IFのオンオフ、及び演算部OPEのオンオフを制御する。具体的には、2つの半導体装置SDのうち一方がマスタとなっていて他方がスレーブとなっている。

そして、マスタとなっている半導体装置SDにおけるインダクタINDの電圧値が十分大きい場合、マスタとなっている半導体装置SDの制御部CNTは、スレーブとなっている半導体装置SDの制御部CNTに、その旨を示す情報を送信する。するとスレーブとなっている半導体装置SDの制御部CNTは、その半導体装置SDの演算部OPEをオフにする。その後、マスタとなっている半導体装置SDの制御部CNTは、その半導体装置SDの通信部IFのうちスレーブの半導体装置SDとの通信に用いられる回路をオフにする。

一方、マスタとなっている半導体装置SDにおけるインダクタINDの電圧値が小さい場合、マスタとなっている半導体装置SDの制御部CNTは、その半導体装置SDの通信部IFのうちスレーブの半導体装置SDとの通信に用いられる回路をオンにした上で、スレーブの半導体装置SDの制御部CNTを介して、スレーブの半導体装置SDの演算部OPEをオンにする。これにより、マスタとなっている半導体装置SD、及びスレーブとなっている半導体装置SDのそれぞれが電流量を算出し、外部に出力するようになる。

本実施形態によっても、第1の実施形態と同様の効果が得られる。また、インダクタINDに加わる磁界が十分大きい場合、マスタとなっている半導体装置SDの通信部IFの一部、及びスレーブとなっている半導体装置SDの演算部OPEはオフになる。従って、センサ装置SNDの消費電力は小さくなる。

(第4の実施形態) 図10は、第4の実施形態に係るセンサ装置SNDの構成を示す図である。本実施形態に係るセンサ装置SNDは、以下の点を除いて、第2の実施形態に係るセンサ装置SNDと同様の構成である。

まず、半導体装置SDのうち2つのインダクタINDの間に位置する部分には、アナログ回路ACが配置されていない。その代わりに、2つのインダクタINDは互いに近接して配置されている。

そして、プリント配線基板PCBは、第1端子TER1、第2端子TER2、及び電力線PINCを有している。そして、電力線PINCの一端は第1端子TER1に接続しており、電力線PINCの他端は第2端子TER2に接続している。

本実施形態において、電力線PLは、上流側の部分と下流側の部分の2つに分割されている。そして、第1端子TER1は電力線PLの上流側の部分に接続しており、第2端子TER2は電力線PLの下流側の部分に接続している。言い換えると、電力線PINCは電力線PLの一部となっており、電力線PLの上流側の部分と下流側の部分を接続している。

プリント配線基板PCBに垂直な方向から見た場合、電力線PINCの一部(本図に示す例では、第1部分PINC1)は、2つのインダクタINDの間を延在している。そして電力線PINCの残りの部分(本図に示す例では、第2部分PINC2及び第3部分PINC3)は、2つのインダクタINDを囲んでいる。

詳細には、半導体装置SDの4辺は、プリント配線基板PCBの4辺と平行になっており、かつ、2つのインダクタINDは、プリント配線基板PCBの長辺が延在する方向に並んでいる。そして、第1端子TER1は、プリント配線基板PCBの一方の長辺の中央部に位置しており、第2端子TER2は、プリント配線基板PCBの他方の長辺の中央部に位置している。第1端子TER1は、電力線PINCの第2部分PINC2を介して第1部分PINC1の一端に接続している。また、第2端子TER2は、電力線PINCの第3部分PINC3を介して第1部分PINC1の他端に接続している。第2部分PINC2は、第1部分PINC1とともに一方のインダクタINDを囲んでおり、第3部分PINC3は、第1部分PINC1とともに他方のインダクタINDを囲んでいる。

本図に示す例では、インダクタINDの外形は略矩形である。2つのインダクタINDは、一辺が互いに対向する向きに並んでいる。電力線PINCの第1部分PINC1は、これら互いに対向する一辺の間に位置している。そして電力線PINCの第2部分PINC2及び第3部分PINC3は、インダクタINDの残りの3辺に沿って延在している。

本実施形態によっても、第1の実施形態と同様の効果が得られる。また、電力線PL(電力線PINC)とインダクタINDの距離を近くすることができるため、インダクタINDによる磁界の変化の検出感度は高くなる。

また、電力線PINCは、2つのインダクタINDのそれぞれを囲んでいる。従って、インダクタINDによる、電力線PINCの周囲に発生した磁界の変化の検出感度はさらに高くなる。

(第5の実施形態) 図11は、第5の実施形態に係るセンサ装置SNDの構成を示す平面図である。本実施形態に係るセンサ装置SNDは、以下の点を除いて第4の実施形態に係るセンサ装置SNDと同様の構成である。

まず、2つのインダクタINDの巻き方向は互いに同じである。そして、2つのインダクタINDの外周側の端部は互いに接続されている。

また、半導体装置SDは、オペアンプOAMP、第3端子TER3、及び第4端子TER4を有している。オペアンプOAMPの2つの入力端子には、2つのインダクタINDのそれぞれの中心側の端部が接続している。第3端子TER3は、2つのインダクタINDの外周側の端部に接続しており、第4端子TER4は、オペアンプOAMPの出力端子が接続している。第3端子TER3には固定電位が印加される。

また、プリント配線基板PCBに垂直な方向から見た場合において、半導体装置SDの4辺は、プリント配線基板PCBの4辺に対して傾いている。

本実施形態によっても、第3の実施形態と同様の効果が得られる。

(第6の実施形態) 図12は、第6の実施形態に係るセンサ装置SNDの構成を示す平面図である。本実施形態に係るセンサ装置SNDは、以下の点を除いて第4の実施形態に係るセンサ装置SNDと同様の構成である。

まず、半導体装置SDはインダクタINDを一つのみ有している。インダクタINDは、半導体装置SDが有する半導体チップの縁に沿って形成されている。そしてインダクタINDの内側には、アナログ回路AC(必要に応じてロジック回路LCも)が設けられている。

また、第1端子TER1及び第2端子TER2は、プリント配線基板PCBの同一の辺に設けられている。そして、電力線PINCは、半導体装置SDを囲むように設けられている。

本実施形態によっても、第4の実施形態と同様の効果が得られる。また、インダクタINDの数を一つにすることができるため、半導体装置SDの設計の自由度が向上する。

(第7の実施形態) 図13は、第7の実施形態に係るセンサ装置SNDの構成を示す図である。本実施形態に係るセンサ装置SNDは、電力線PINCのレイアウトを除いて、第6の実施形態に係るセンサ装置SNDと同様の構成である。

本実施形態において、電力線PINCの一部は、プリント配線基板PCBのうち半導体装置SDが搭載されている面(第1面)とは逆側の面(第2面)に位置している。そして電力線PINCは、平面視において、第2面に位置する部分が、第1面に位置する部分と交差している。このようにすることで、電力線PINCは、半導体装置SDを隙間なく囲むことができる。

具体的には、電力線PINCは、第4部分PINC4、第5部分PINC5、及び第6部分PINC6を備えている。第4部分PINC4は、プリント配線基板PCBの第1面に位置しており、一端が第1端子TER1に接続している。そして第4部分PINC4は、半導体装置SDの4辺を囲んでいる。第5部分PINC5はプリント配線基板PCBの第2面に位置しており、平面視で第5部分PINC5は第4部分PINC4と交差している。第5部分PINC5の一端はビアVA1を介して第4部分PINC4の他端に接続しており、また、第5部分PINC5の他端はビアVA1を介して第6部分PINC6の一端に接続している。そして第6部分PINC6の他端は、第2端子TER2に接続している。

本実施形態によっても、第6の実施形態と同様の効果が得られる。また、電力線PINCが半導体装置SDを隙間なく囲んでいるため、インダクタINDによる、電力線PINCの周囲に発生した磁界の変化の検出感度は高くなる。

(第8の実施形態) 図14は、第8の実施形態に係るセンサ装置SNDの構成を示す平面図である。本実施形態に係るセンサ装置SNDは、電力線PINCの第5部分PINC5及び第6部分PINC6のそれぞれが半導体装置SDを囲んでいる点を除いて、第7の実施形態に係る半導体装置SDと同様の構成である。

本実施形態によっても、第7の実施形態と同様の効果が得られる。また、電力線PINCが半導体装置SDを多重に囲んでいるため、インダクタINDによる、電力線PINCの周囲に発生した磁界の変化の検出感度は高くなる。

(第9の実施形態) 図15は、第9の実施形態に係る半導体装置SDの等価回路の要部を示す図である。本実施形態に係るセンサ装置SNDは、半導体装置SDが保護素子としてのコンデンサCND1を有している点を除いて、第1〜第8の実施形態のいずれかに係るセンサ装置SNDと同様の構成である。

コンデンサCND1は、インダクタINDに対して並列に設けられている。すなわちコンデンサCND1の一端は増幅部AMPの第1端子に接続されており、コンデンサCND1の他端は増幅部AMPの第2端子に接続している。

図16は、図15の変形例を示す図である。本変形例は、インダクタINDはシールド部材SLDによって囲まれている点を除いて、図15と同様である。

図17は、本変形例に係る半導体装置SDが有する半導体チップの平面図である。本図に示す例において、インダクタINDは半導体チップの縁に沿って形成されている。そして、インダクタINDよりも内周側には、図3に示した第1シールド部材SLD1が形成されており、インダクタINDよりも外周側には、図3に示した第2シールド部材SLD2が形成されている。第2シールド部材SLD2は、ガードリングも兼ねている。

図18は、図17のB−B´断面の第1例を示す図である。本図において、図3と同様の構成については、図3と同一の符号を付している。

本図に示す例において、第1シールド部材SLD1の最下層は、インダクタINDの最下層の一つ下の層で形成されている。そして、平面して第1シールド部材SLD1と重なる領域のうち第4シールド部材SLD4と同一層には、内部配線WIR2が形成されている。また第2シールド部材SLD2は多重になっている。

基板SUBのうち、平面視でシールド部材SLDと重なる領域にはコンデンサCND1が形成されている。コンデンサCND1は、ウェルNWL、拡散領域NDR1、絶縁膜GINS、及び電極GEを有している。ウェルNWL及び拡散領域NDR1は、いずれも基板SUBに形成された第1導電型(例えばn⁺型)の領域である。拡散領域NDR1の不純物濃度は、ウェルNWLの不純物濃度よりも高い。電極GEはコンデンサCND1の一方の電極を構成しており、拡散領域NDR1はコンデンサCND1の他方の電極を構成している。なお、絶縁膜GINSはトランジスタTRのゲート絶縁膜と同一工程で形成されており、電極GEはトランジスタTRのゲート電極と同一工程で形成されている。

そして、内部配線WIR2は、コンタクトを介して電極GEに接続しており、シールド部材SLDの第4シールド部材SLD4は、コンタクトを介して第2導電型(例えばp⁺型)の拡散領域(図示省略)に接続している。

図19は、図17のB−B´断面の第2例を示す図である。本図に示す例において、第4シールド部材SLD4は、多層配線層MINCの下から3層目の配線層に形成されている。多層配線層MINCの最も下の配線層のうち第4シールド部材SLD4と重なる部分には、導体パターンPLT1が形成されており、その上の配線層には導電パターンPLT2が形成されている。

また、基板SUBのうち、平面視でシールド部材SLDと重なる領域には拡散領域PDR1及びウェルPWLが形成されている。ウェルPWL及び拡散領域PDR1は、いずれも基板SUBに形成された第2導電型(例えばP型)の領域である。拡散領域PDR1は、コンタクトを介してシールド部材SLDに接続している。拡散領域PDR1はウェルPWLの表層に形成されている。

そして、導体パターンPLT1,2は、平面視で第4シールド部材SLD4及び拡散領域PDR1のいずれとも重なっている。導体パターンPLT1はコンデンサCND1の一方の電極であり、導体パターンPLT2はコンデンサCND1の他方の電極である。そして、導体パターンPLT1は、内部配線WIR2(図示せず)を介してインダクタINDの一端に接続しており、導体パターンPLT2は、インダクタINDの他端に接続している。

本実施形態によっても、第1〜第8の実施形態のいずれかと同様の効果が得られる。また、コンデンサCND1は、インダクタINDに並列に接続されている。このため、電力線PLに雷などの予期せぬ大電流が流れ、インダクタINDに大きな電圧が生じた場合においても、この電圧に起因した電流の一部はコンデンサCND1によって吸収されるため、増幅部AMPが破壊されることを抑制できる。さらに、インダクタINDに計測不能な高周波電流が生成した場合、この高周波電流をカットすることができる。

(第10の実施形態) 図20は、第10の実施形態に係る半導体装置SDの等価回路の要部を示す図である。本実施形態に係るセンサ装置SNDは、半導体装置SDの保護素子がコンデンサCND1,CND2から構成されている点を除いて、第9の実施形態に係るセンサ装置SNDの構成と同様である。

コンデンサCND1,CND2は互いに直列に接続されており、かつインダクタINDに対して並列である。そしてコンデンサCND1とコンデンサCND2の間は接地されている。コンデンサCND1,CND2の構成は、例えば図18又は図19に示したコンデンサCND1と同様である。

本実施形態によっても、第9の実施形態と同様の効果が得られる。

(第11の実施形態) 図21は、第11の実施形態に係る半導体装置SDの等価回路の要部を示す図である。本実施形態に係るセンサ装置SNDは、半導体装置SDの保護素子が複数のツェナーダイオードZD1,ZD2,ZD3,ZD4から構成されている点を除いて、第9の実施形態に係るセンサ装置SNDの構成と同様である。

ツェナーダイオードZD1,ZD2(第1ツェナーダイオード)は電源配線VCCと接地配線GNDの間に直列かつ逆方向に接続されており、ツェナーダイオードZD3,ZD4(第2ツェナーダイオード)も電源配線VCCと接地配線GNDの間に直列かつ逆方向に接続されている。そしてツェナーダイオードZD1,ZD2の間にはインダクタINDの一端が接続されており、ツェナーダイオードZD3,ZD4の間にはインダクタINDの他端が接続されている。このような構成によれば、インダクタINDに大きな電圧が生じた場合においても、この電圧に起因した電流を、ツェナーダイオードZD1,ZD2,ZD3,ZD4のいずれかを介して電源配線VCC又は接地配線GNDに流すことができる。このため、増幅部AMPが破壊されることを抑制できる。

図22は、図21の変形例を示す図である。本変形例は、インダクタINDはシールド部材SLDによって囲まれている点を除いて、図21と同様である。

図23は、ツェナーダイオードZDの構成の一例を示す断面図であり、第10の実施形態における図18に対応している。

本図に示す例において、第4シールド部材SLD4は、多層配線層MINCのうち下から2層目、又はそれより上の配線層に位置している。そして多層配線層MINCの最下層の配線層のうち、シールド部材SLDと重なる領域には、電極CTD、及び電極ANDが形成されている。

また、基板SUBのうち、平面視でシールド部材SLDと重なる領域にはツェナーダイオードZD1(ZD2,ZD3,ZD4)が形成されている。ツェナーダイオードZD1は、基板SUBに形成された第2導電型の拡散領域PDR1と、拡散領域PDR1の表層に形成された第1導電型の拡散領域NDR2を有している。また、拡散領域NDR2の周囲には、素子分離領域EIを介して第2導電型の拡散領域PDR2が位置している。拡散領域PDR2及び拡散領域PDR1の下方には、第2導電型のウェルPWLが形成されている。言い換えると、拡散領域PDR2及び拡散領域PDR1は、ウェルPWLの表層に形成されている。そして第1導電型の拡散領域NDR2は、コンタクトを介して電極CTDに接続しており、第2導電型の拡散領域PDR2は、コンタクトを介して電極ANDに接続している。

本実施形態によっても、第9の実施形態と同様の効果が得られる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

AC アナログ回路 AMP 増幅部 AND 電極 CND1 コンデンサ CND2 コンデンサ CNT 制御部 CTD 電極 EI 素子分離領域 GE 電極 GINS 絶縁膜 GND 接地配線 IC ホール IF 通信部 INC 配線 IND インダクタ LC ロジック回路 MINC 多層配線層 NDR1 拡散領域 NDR2 拡散領域 NWL ウェル OAMP オペアンプ OPE 演算部 PCB プリント配線基板 PDR1 拡散領域 PDR2 拡散領域 PINC 電力線 PINC1 第1部分 PINC2 第2部分 PINC3 第3部分 PINC4 第4部分 PINC5 第5部分 PINC6 第6部分 PL 電力線 PLT1 導体パターン PLT2 導体パターン PWL ウェル SD 半導体装置 SLD シールド部材 SLD1 第1シールド部材 SLD2 第2シールド部材 SLD3 第3シールド部材 SLD4 第4シールド部材 SND センサ装置 SUB 基板 TER1 第1端子 TER2 第2端子 TER3 第3端子 TER4 第4端子 TR トランジスタ VA1 ビア VCC 電源配線 WIR 内部配線 WIR2 内部配線 ZD1 ツェナーダイオード ZD2 ツェナーダイオード ZD3 ツェナーダイオード ZD4 ツェナーダイオード