半导体装置及其制造方法 |
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| 申请号 | CN201310327038.5 | 申请日 | 2013-07-31 | 公开(公告)号 | CN104347408B | 公开(公告)日 | 2017-12-26 |
| 申请人 | 中芯国际集成电路制造(上海)有限公司; | 发明人 | 肖德元; | ||||
| 摘要 | 本 发明 公开了一种制造 半导体 装置的方法及其半导体装置。其中在制造半导体装置的方法中，提供衬底结构，所述衬底结构包括衬底以及形成在衬底表面上的鳍片式 缓冲层 ，在所述鳍片式缓冲层的表面上形成 量子阱 材料层，在量子阱材料层上形成势垒材料层，其中所述量子阱材料层适于在其中形成 电子 气。从而能够实现在改进短 沟道 效应的同时，保证了半导体装置的高迁移率。另外，根据本发明，可以改善半导体装置的热耗散，从而提高了装置的性能和 稳定性 。 | ||||||
| 权利要求 | 1.一种制造半导体装置的方法，其特征在于，包括： |
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| 说明书全文 | 半导体装置及其制造方法技术领域[0001] 本发明涉及半导体装置及其制造方法。 背景技术[0002] 高电子迁移率晶体管（High Electron Mobility Transistor，简称：HEMT）典型地可以包括调制掺杂异质结及相应的源漏结构。由于存在于异质结中的二维电子气（Two Dimensional Electron Gas，简称：2-DEG）基本不受电离杂质离子散射的影响，其迁移率非常高，因此HEMT器件近来受到许多关注。 [0003] 随着器件尺寸的降低，提出在HEMT装置中使用诸如量子阱（Quantum Well，简称：QW）的超薄体（Ultra Thin Body，简称：UTB）以减轻或避免晶体管的短沟道效应。通常，硅装置使用诸如二氧化硅的非晶态电介质以生成绝缘物上硅的UTB层。然而，这些材料是热绝缘的，导致装置的热耗散性能差。另外，现有的非平面量子阱晶体管易于出现电荷溢出，从而影响了装置性能。 [0004] 发明概述 [0006] 根据本发明的一个方面，提供一种制造半导体装置的方法，包括：提供衬底结构，所述衬底结构包括衬底以及形成在衬底表面上的鳍片式缓冲层；在所述鳍片式缓冲层的表面上形成量子阱材料层；以及，在量子阱材料层上形成势垒材料层；其中所述量子阱材料层适于在其中形成电子气。 [0007] 在一个实施例中，所述衬底表面上还形成有与所述鳍片式缓冲层横向邻接的绝缘部；并且，所述在所述鳍片式缓冲层的表面上形成量子阱材料层的步骤包括：在所述鳍片式缓冲层的未被所述绝缘部覆盖的表面上形成量子阱材料层。 [0008] 在一个实施例中，在势垒材料层上形成盖层，之后形成栅极结构，所述栅极结构包括至少在所述盖层的一部分上的栅极绝缘层、在栅极绝缘层上的栅极、以及用于所述栅极的间隔物。 [0009] 在一个实施例中，在势垒材料层上形成盖层，之后形成栅极结构，所述栅极结构包括在所述盖层的一部分和绝缘部的一部分上的栅极绝缘层、在栅极绝缘层上的栅极、以及用于所述栅极的间隔物。 [0010] 在一个实施例中，上述方法还包括：以栅极结构为掩模进行蚀刻，直至鳍片式缓冲层的一部分被蚀刻去除；在鳍片式缓冲层的被蚀刻部分上生长半导体材料以形成源区和漏区。 [0011] 在一个实施例中，提供衬底结构的步骤包括：在所述衬底上形成缓冲层；对缓冲层进行图案化，以形成所述鳍片式缓冲层。 [0012] 在一个实施例中，鳍片式缓冲层的厚度范围可以为约1-2μm；量子阱材料层的厚度范围可以为约10-50nm；和/或势垒材料层的厚度范围可以为约1-5nm。盖层的厚度范围可以为约1-3nm。 [0013] 在一个实施例中，所述量子阱材料层的形成、所述势垒材料层的形成、和/或所述盖层的形成包括选择性外延生长。 [0014] 在一个实施例中，鳍片式缓冲层的材料为AlN；量子阱材料为GaN；并且势垒材料层的材料为AlN。在一个实施例中，量子阱材料可以是下列之一：InGaN、AlGaN、Ge、III－IV或II－VI族半导体材料。在一个实施例中，所述衬底是硅衬底。 [0015] 根据本发明的另一方面，提供一种半导体装置，包括：衬底；在所述衬底表面上的鳍片式缓冲层；在所述鳍片式缓冲层表面上的量子阱材料层；在量子阱材料层上的势垒材料层；其中所述量子阱材料层适于在其中形成电子气。 [0016] 在一个实施例中，上述装置还包括：在所述衬底表面上的与所述鳍片式缓冲层横向邻接的绝缘部；并且所述量子阱材料层形成在所述鳍片式缓冲层的未被所述绝缘部覆盖的表面上。 [0017] 在一个实施例中，上述装置还包括：在势垒材料层上的盖层；以及栅极结构，其中所述栅极结构包括至少在所述盖层的一部分上的栅极绝缘层、在栅极绝缘层上的栅极、以及用于所述栅极的间隔物。 [0018] 在一个实施例中，上述装置还包括：在势垒材料层上的盖层；以及栅极结构，其中所述栅极结构包括在所述盖层的一部分和绝缘部的一部分上的栅极绝缘层、在栅极绝缘层上的栅极、以及用于所述栅极的间隔物。 [0019] 在一个实施例中，上述装置还包括在鳍片式缓冲层的被蚀刻部分上形成的源区和漏区。 附图说明[0022] 根据下面参照附图的详细描述，可以更加清楚地理解本发明，在附图中： 具体实施方式[0025] 现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。 [0026] 此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制。 [0027] 以下对示例性实施例的描述仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。 [0028] 对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。 [0029] 在这里示出和讨论的所有示例中，任何具体值都应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。 [0030] 应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图的说明中将不需要对其进行进一步讨论。 [0031] 图1为根据本发明一个实施例的制造半导体装置的方法的示意流程图。如图1所示，在步骤101，提供衬底结构，所述衬底结构包括衬底以及形成在衬底表面上的鳍片式缓冲层。在一个实施例中，上述提供衬底结构的步骤可以包括：在所述衬底上形成缓冲层；以及，对缓冲层进行图案化，以形成所述鳍片式缓冲层。在某些实施例中，上述衬底可以是例如硅衬底，然而应理解，本发明并不限于此。 [0032] 在某些实施例中，鳍片式缓冲层的材料可以优选是氮化铝（AlN）。氮化铝的导热率约为3.4W/cm-K，而二氧化硅的导热率与之相比下降两个数量级，大约为0.014W/cm-K。因此通过以氮化铝作为鳍片式缓冲层的材料，可以有利于耗散诸如HEMT的半导体装置产生的热量，从而提高半导体装置的性能和稳定性。在采用氮化铝作为鳍片式缓冲层的材料的情况下，所述衬底优选为(111)硅衬底，也即，主表面为(111)晶面的硅衬底。在某些其它实施例中，所述衬底可以为例如蓝宝石衬底，或其它适当的衬底。 [0033] 接着，在步骤102，在所述鳍片式缓冲层的表面上形成量子阱材料层。这里，量子阱材料可以是氮化镓（GaN），例如n型参杂的（GaN）。该量子阱材料层可以通过例如选择性外延生长来形成。其中所述量子阱材料层适于在其中形成电子气。 [0034] 然后，在步骤103，在量子阱材料层上形成势垒材料层。势垒材料层的材料可以是氮化铝（AlN）。该势垒材料层也可以通过例如选择性外延生长来形成。该势垒材料层、量子阱材料层以及缓冲层可以构成量子阱结构，其中势垒材料层及缓冲层形成势垒，而量子阱材料层形成势阱。 [0035] 通过图1所示的制造半导体装置的方法，形成了具有非平面的（例如，鳍片式）量子阱结构的半导体装置。利用根据本发明的量子阱结构，能够实现在减轻半导体装置（例如，HEMT器件）的短沟道效应的同时，保证了高的载流子迁移率。此外，根据本发明的半导体装置，极大地改善了装置的热耗散，从而提高了装置的性能和热稳定性。 [0036] 之后，可以进一步形成栅极结构。在一些优选实施例中，可以在势垒材料层上形成可选的盖层，如图1中的步骤104所示，以利于后续步骤（例如，高K电介质的形成）并提供对量子阱结构的保护以免于受后续步骤的影响。所述盖层可以通过例如选择性外延生长来形成。之后，进一步形成栅极结构（这里，称之为第一栅极结构），其中第一栅极结构包括至少在所述盖层的一部分上的栅极绝缘层、在栅极绝缘层上的栅极、以及用于所述栅极的间隔物。可以利用本领域中已知的方法、工艺步骤、材料等来形成栅极结构，在此不再详细说明。 [0037] 另外，在其它实施例中，所述衬底的所述表面上还可以形成有与所述鳍片式缓冲层横向邻接的绝缘部。在该实施例中，上述在所述鳍片式缓冲层的表面上形成量子阱材料层的步骤包括：在所述鳍片式缓冲层的未被所述绝缘部覆盖的表面上形成量子阱材料层。也就是说，在该实施例中，量子阱材料层形成在述鳍片式缓冲层的未被所述绝缘部覆盖的表面上。因此，与上述形成第一栅极结构的实施例不同的是，在本实施例中，在势垒材料层上形成盖层之后进一步形成的栅极结构（这里，称之为第二栅极结构）可以包括在所述盖层的一部分和绝缘部的一部分上的栅极绝缘层、在栅极绝缘层上的栅极、以及用于所述栅极的间隔物。 [0038] 然而，应理解，本发明并不限于这里所示的实施例。作为示例，量子阱材料也可以是下列之一：铟镓氮化物（InGaN）、铝镓氮化物（AlGaN）、锗Ge、以及III－IV或II－VI族半导体材料。并且，本领域普通技术人员可以容易地选择与上述量子阱材料配合的适当缓冲层材料和势垒材料，来形成本发明教导的半导体结构。 [0039] 在一些实施例中，鳍片式缓冲层的厚度范围可以为约1-20μm，优选为1-2μm，例如，为约1.5μm。量子阱材料层的厚度范围可以为约10-50nm，例如为20nm、30nm、40nm等。势垒材料层的厚度范围可以为约1-5nm，例如为约4nm。盖层的厚度范围可以为约1-3nm，例如为2nm。这里应理解，这些数值或者数值范围仅仅是示例性的，而非对本发明的限制。 [0040] 在某些实施例中，可以在形成上述的栅极结构后，以栅极结构为掩模进行蚀刻，直至鳍片式缓冲层的一部分被蚀刻去除。然后，在鳍片式缓冲层的被蚀刻部分上生长半导体材料（例如，N+掺杂的GaN）以形成源区和漏区。 [0041] 图2-图11示意性地示出了根据本发明一个实施例的半导体装置的制造过程的若干阶段。 [0042] 首先，如图2所示，通过例如MOCVD（Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉淀）、ALD（Atomic layer deposition，原子层沉积）、MBE（Molecular Beam Epitaxy，分子束外延）等工艺，在衬底1上形成缓冲层2。在该实施例中，缓冲层2的材料为氮化铝AlN，衬底1的材料为硅。硅衬底1的主表面晶向为<111>晶向。 [0043] 然后，如图3a和图3b所示，对缓冲层2进行图案化，例如通过光刻和干蚀刻，在衬底1上形成鳍片式缓冲层3。其中，图3a示出了垂直于鳍片的纵向（也即，后来形成的沟道的方向）的剖面图，图3b示出了沿着鳍片的纵向（沟道方向）的剖面图。 [0044] 接下来，如图4a和图4b所示，在衬底1的表面上形成与鳍片式缓冲层3横向邻接的绝缘部4。在一个具体示例中，绝缘部4为二氧化硅层，其厚度可以为约50-500nm。类似地，图4a为垂直于沟道方向的剖面图，图4b为沿着沟道方向的剖面图。如前面已经说明的，在某些实施例中，该绝缘层可能不是必须的。 [0045] 之后，如图5a和图5b所示，在鳍片式缓冲层3的表面上形成量子阱材料层5，在量子阱材料层5上形成势垒材料层6，在势垒材料层6上形成盖层7。类似地，图5a为垂直于沟道方向的剖面图，图5b为沿着沟道方向的剖面图。在该实施例中，量子阱材料为氮化镓GaN；势垒材料为氮化铝AlN。如前所述的，量子阱材料层5、势垒材料层6、和/或盖层7可以通过选择性外延生长来形成。 [0046] 另外，在该实施例中，鳍片式缓冲层3的厚度范围为约1-2μm，量子阱材料层5的厚度范围为约10-50nm，势垒材料层6的厚度范围为约1-5nm，盖层7的厚度范围为约1-3nm。 [0047] 接下来，如图6a和图6b所示，形成栅极绝缘层8。其中栅极绝缘层8覆盖绝缘部4的至少一部分和盖层7的至少一部分。类似地，图6a为垂直于沟道方向的剖面图，图6b为沿着沟道方向的剖面图。在一个具体示例中，栅极绝缘层8的材料可以为高k电介质，栅极绝缘层8的厚度可以为约1-5nm。 [0048] 随后，如图7a和图7b所示，通过例如PVD、MOCVD、ALD、MBE等工艺，在栅极绝缘层8上沉积栅极材料9。图7a为垂直于沟道方向的剖面图，图7b为沿着沟道方向的剖面图。这里栅极材料可以是金属材料，诸如Ni-Au或Cr-Au。 [0049] 接下来，如图8所示，通过对栅极材料9进行图案化，以形成栅极10。图8为沿着沟道方向的剖面图。然而应理解，本发明并不限于此。例如，在一个另外的具体示例中，栅极材料可以是多晶硅，栅极10可以是多晶硅栅极或者伪栅。该多晶硅伪栅可以在另外的步骤中被取代以金属栅极。 [0050] 在形成栅极后，形成用于栅极两侧形成间隔物11，然后以栅极和间隔物为掩膜（这里也可以说以整个栅极结构为掩模）进行蚀刻，直到鳍片式缓冲层的一部分被蚀刻去除，如图9所示，其中图9为沿着沟道方向的剖面图。应理解，附图中图示的各部件仅仅是示意性的，并不表示实际装置的精确形状。 [0051] 之后，如图10所示，在鳍片式缓冲层的被蚀刻部分生长半导体材料，从而形成源区和漏区。图10为沿着沟道方向的剖面图。 [0052] 最后，如图11所示，可以在源区/漏区上形成相应的源极/漏极13。图11为沿着沟道方向的剖面图。 [0053] 需要说明的是，图8-图11均为沿着沟道方向的剖面图。 [0054] 应理解，本发明并不限于上面所描述的实施方式。例如，在一个另外的具体示例中，栅极材料可以是多晶硅，栅极10可以是多晶硅栅极或者多晶硅伪栅。本领域技术人员将容易理解，该多晶硅伪栅可以在另外的步骤中被以金属栅极取代，例如可以在生长了源区和漏区之后去除多晶硅伪栅，然后形成金属栅极。 [0055] 因此，本发明还提供了一种半导体装置，包括：衬底；在所述衬底表面上的鳍片式缓冲层；在所述鳍片式缓冲层表面上的量子阱材料层；以及，在量子阱材料层上的势垒材料层；其中所述量子阱材料层适于在其中形成电子气。 [0056] 上述装置还可以包括：在所述衬底表面上的与所述鳍片式缓冲层横向邻接的绝缘部；并且所述量子阱材料层形成在所述鳍片式缓冲层的未被所述绝缘部覆盖的表面上。 [0057] 上述装置还可以包括：在势垒材料层上的盖层；以及在盖层的至少一部分上的栅极结构。 [0058] 至此，已经详细描述了根据本发明的半导体装置及其制造方法。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本公开所教导的各实施例可以自由组合。 |
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