1.一种集成电路裸片，其特征在于，包括：
半导体衬底；
掺杂阱区，所述掺杂阱区在所述半导体衬底中；
多个晶体管，所述多个晶体管具有定位在所述掺杂阱区中的多个本体区；
阈值检测器，所述阈值检测器感测所述半导体衬底的温度，并且如果所述温度高于阈值温度则对所述掺杂阱区施加第一偏置电压，并且如果所述温度低于所述阈值温度则对所述掺杂阱区施加第二偏置电压。
2.如权利要求1所述的集成电路裸片，其特征在于，所述多个晶体管包括SRAM存储器阵列的位单元。
3.如权利要求2所述的集成电路裸片，其特征在于，所述第一偏置电压是接地而所述第二偏置电压是所述集成电路裸片的正电源电压。
4.如权利要求1所述的集成电路裸片，其特征在于，所述阈值检测器基于一个或多个MOS晶体管的阈值电压的变化而感测所述温度。
5.如权利要求1所述的集成电路裸片，其特征在于，所述阈值检测器包括：
输出端子，所述输出端子基于所述温度向所述掺杂阱区供应所述第一偏置电压或所述第二偏置电压；
第一NMOS晶体管，所述第一NMOS晶体管具有连接至所述输出端子的漏极端子；以及第一PMOS晶体管，所述第一PMOS晶体管具有连接至所述输出端子的漏极端子。
6.如权利要求5所述的集成电路裸片，其特征在于，所述阈值检测器包括第一电流路径，所述第一电流路径包括：
第一电流源，所述第一电流源被配置为用于产生第一电流；
第二NMOS晶体管，所述第二NMOS晶体管传递所述第一电流；以及
第三NMOS晶体管，所述第三NMOS晶体管具有耦接至所述第二NMOS晶体管的源极端子的漏极端子并且传递所述第一电流，所述第三NMOS晶体管的源极端子耦接至所述第一NMOS晶体管的栅极端子。
7.如权利要求6所述的集成电路裸片，其特征在于，温度的变化引起所述第一NMOS晶体管的栅极电压变化，所述栅极电压变化是所述第二NMOS晶体管的阈值电压的变化的两倍大。
8.如权利要求6所述的集成电路裸片，其特征在于，进一步包括：
多个晶体管，所述多个晶体管包括相互串联耦接的数量为N的NMOS晶体管并且使所述第一NMOS晶体管的所述栅极端子耦接至所述串联的晶体管中的一个晶体管的漏极，以随着所述温度变化在所述第一NMOS晶体管的所述栅极端子上引起N*VTh的电压变化。
9.如权利要求6所述的集成电路裸片，其特征在于，所述阈值检测器包括第二电流路径，所述第二电流路径包括：
第二电流源，所述第二电流源被配置为用于产生第二电流；以及
第二PMOS晶体管，所述第二PMOS晶体管传递所述第二电流，所述第二PMOS晶体管具有耦接至所述第一PMOS晶体管的栅极端 子的漏极端子和栅极端子。
10.如权利要求6所述的集成电路裸片，其特征在于，所述阈值检测器包括耦接至所述第一电流路径的第四NMOS晶体管，所述第四NMOS晶体管具有栅极端子，所述栅极端子接收引起所述阈值温度的滞后效应的逻辑信号。
11.如权利要求5所述的集成电路裸片，其特征在于，所述阈值检测器包括：
第二输出端；以及
多个反相器，所述多个反相器串联耦接在所述输出端子和所述第二输出端之间。
12.如权利要求1所述的集成电路裸片，其特征在于，所述半导体衬底是FDSOI半导体衬底，所述FDSOI半导体衬底包括：
第一半导体材料层，所述第一半导体材料层包括所述掺杂阱区；
电介质材料层，所述电介质材料层被定位在所述第一半导体材料层上；以及第二半导体材料层，所述第二半导体材料层被定位在所述电介质材料层上，所述晶体管的沟道区被定位在所述第二半导体材料层中。
13.一种电子器件，其特征在于，包括：
半导体衬底，所述半导体衬底包括：
第一半导体材料层，所述第一半导体材料层具有掺杂阱区；
掩埋电介质层，所述掩埋电介质层被定位在所述第一半导体材料层上；以及第二半导体材料层，所述第二半导体材料层被定位在所述掩埋电介质层上；
多个阵列晶体管，所述多个阵列晶体管具有：
多个本体区，所述多个本体区被定位在所述掺杂阱区中；以及
多个沟道区，所述多个沟道区被定位在所述第二半导体材料层中；
阈值检测器，所述阈值检测器在所述半导体衬底的温度低于第一阈值温度时向所述掺杂阱区输出第一本体偏置电压并且在所述温度增加超出所述第一阈值温度时向所述掺杂阱区输出第二本体偏置电压。
14.如权利要求13所述的电子器件，其特征在于，所述第一本体偏置电压是高电源电压而所述第二本体偏置电压是接地。
15.如权利要求13所述的电子器件，其特征在于，在所述阈值检测器向所述掺杂阱区输出所述第二本体偏置电压之后，所述阈值检测器在所述半导体衬底的所述温度降低到低于第二阈值温度时向所述掺杂阱区输出所述第一本体偏置电压，所述第二阈值温度低于所述第一阈值温度。