序号 专利名 申请号 申请日 公开(公告)号 公开(公告)日 发明人
1 动态随机存取存储器 CN201611204889.0 2016-12-23 CN108242251B 2019-08-16 永井享浩
动态随机存取存储器,具有主存储器胞阵列以及冗余元件单元。冗余元件单元包含多个熔丝与存区域。多个熔丝被规划成有第一熔丝部分与第二熔丝部分,其中所述第一熔丝部分用以存储所述主存储器胞阵列中之故障存储器胞的地址信息以及所述第二熔丝部分当作多个电容器。锁存区域包含多个锁存器,用以存储在所述第一熔丝部分中所存储的所述故障存储器胞的所述地址信息,其中所述第二熔丝部分的所述多个电容器分别耦接到所述多个锁存器,以提供电容值给每一个所述锁存器的输出/输入(I/O)端点。
2 一种实现高压读写电源的控制装置及方法 CN201510323324.3 2015-06-12 CN106297884B 2019-08-16 崔海良
发明公开了一种实现高压读写电源的控制装置及方法,其中,所述装置包括:写支路,用于在写操作时,根据侦测的控制信号切换输出电压为外部复用管脚PIN输入的符合第一预设条件的高电压,且连通到所述控制装置中的电源总线vdd_otp,以作为所述控制装置输出的写操作高压电源;读支路,用于在读操作时,根据侦测的控制信号切换输出电压为符合第二预设条件的内部常规电压,且连通到所述vdd_otp,以作为所述控制装置输出的读操作低压电源。
3 铬-合金溅射靶材及其制造方法 CN201680009216.1 2016-02-02 CN107208259B 2019-08-13 坂巻功一; 福冈淳; 斉藤和也
发明提供一种能够抑制在溅射时产生的微细颗粒产生的铬‑合金溅射靶材及其制造方法。铬‑钛合金溅射靶材的原子比的组成式是以Cr100‑X‑TiX、40≤X≤60表示,剩余部分包含不可避免的杂质,所述杂质中含有合计为1质量ppm以上且50质量ppm以下的Mg、Al、Si、Mn、Ni、Cu及Sn。以及铬‑钛合金溅射靶材的制造方法是将含有合计为1质量ppm以上且50质量ppm以下的Mg、Al、Si、Mn、Ni、Cu及Sn作为杂质的Ti粉末,与含有合计为1质量ppm以上且50质量ppm以下的Mg、Al、Si、Mn、Ni、Cu及Sn作为杂质的Cr粉末混合,并进行加压烧结
4 非易失性多次可编程存储器器件 CN201580037459.1 2015-06-11 CN106537605B 2019-08-13 X·李; J·J·徐; X·陆; M·M·诺瓦克; S·H·康; X·陈; Z·王; Y·陆
一种装置包括多次可编程(MTP)存储器器件。该MTP存储器器件包括金属栅极、基板材料、以及该金属栅极与该基板材料之间的化结构。该氧化结构包括氧化铪层和二氧化层。该氧化铪层与该金属栅极接触,以及与该二氧化硅层接触。该二氧化硅层与该基板材料接触。该MTP器件包括晶体管,并且该MTP存储器器件的非易失性状态是基于该晶体管的阈值电压的。
5 双列直插式存储器(DIMM)连接器 CN201580022247.6 2015-04-14 CN106462519B 2019-08-13 R·W·小贝里; R·J·彭宁顿; J·D·亨德森; D·库马
一种增强型双列直插式存储器(DIMM)连接器包括内部导电路径,该内部导电路径提供对到工业标准DIMM的标准导电路径上的信令的访问。该内部导电路径通过连接器与标准导电路径串联或并联耦合。插入式电路系统(诸如控制电路系统和或补充存储器电路系统)可被纳入连接器上或连接器内。插入式电路系统可包括场效应晶体管(FET)开关电路系统,其被配置成选择性地将DIMM上有缺陷的动态随机存储器(DRAM)与到存储器控制器的导电路径解耦并将替换DRAM耦合到它的位置中的导电路径。
6 单端位线存储器的具有动态参考电压的差动传感电路 CN201510304489.6 2015-06-05 CN106205689B 2019-08-13 黄世煌; 黄睿夫
发明提供了一种用于单端位线存储器的具有动态参考电压的差动传感电路。典型的差动传感电路包括:动态参考电压生成单元和差动传感放大单元。动态参考电压生成单元耦接到输入电压上,并且用于接收设置信号以生成动态参考电压。差动传感放大单元耦接到单端位线存储器和动态参考电压生成单元上,并且用于接收至少一来自单端位线存储器的输入信号和来自动态参考电压生成单元的动态参考电压,从而相应地生成至少一输出信号。本发明所公开的用动态参考电压的差动传感电路能够提高性能并且降低动态功率,而无需接收直流电流且不需要单端位线存储器的较大芯片面积,本发明适用于高速和低功率的设计。
7 移位寄存器及其驱动方法、栅极驱动电路和显示装置 CN201610053004.5 2016-01-26 CN105632565B 2019-08-13 陈鹏; 张新霞
发明提供一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。所述移位寄存器单元包括:上拉节点控制单元;下拉控制节点控制单元,与所述第一电平输出端连接,当所述上拉节点的电位为第一电平时控制下拉控制节点的电位为第二电平,当所述上拉节点的电位为第三电平时控制下拉控制节点与所述第一电平输出端连接;下拉节点控制单元;栅极驱动信号输出单元;以及,进位信号输出单元,用于在上拉节点和下拉节点的控制下控制进位信号输出端输出进位信号,进位信号输出端为相邻下一级移位寄存器单元提供输入信号。本发明可以实现对上拉节点在非输出阶段进行放电,去噪声,并可以降低功耗及尺寸,满足低功耗窄边框产品的需求。
8 闪存低速读模式控制电路 CN201410206549.6 2014-05-16 CN104517645B 2019-08-13 杨光军; 冯楚华
发明公开了一种闪存低速读模式控制电路,包括:电荷,由串联两个电阻和一个第一开关组成的第一分压电路,由两个电容串联形成的第二分压电路。第一开关用于对低速读模式的数据读取模式和电荷泵漏电模式进行切换,在数据读取模式中,两个电阻形成的第一分压通过比较器、与非缓冲器反馈到电荷泵的输入端,使得电荷泵的输出电压的稳定值和第一分压成比例。在电荷泵漏电模式,第二分压电路监测电荷泵的输出电压,当输出电压低于低阈值电压时,形成反馈信号到电荷泵的输入端并使电荷泵开启,当输出电压高于低阈值电压时,形成反馈信号到电荷泵的输入端并使电荷泵停止工作。本发明能大大降低整个低速读模式的平均电流,降低读取过程的功耗。
9 双写入器头设计 CN201511035970.6 2015-11-23 CN105761729B 2019-08-09 高凯中; E·盖奇; 尹华清; 陈永华
申请公开了一种双写入器头设计。一种存储设备,包括具有多个写元件的换能器头,该多个写元件具有不同尺寸的写极。例如,该换能器头可包括不同宽度的两个写极,该两个写极被配置成向存储介质的同一表面写入。存储设备的控制器被配置成选择性地接合该多个写元件中的一个以向存储介质写入数据。
10 半导体芯片 CN201310372803.5 2013-08-23 CN103985413B 2019-08-09 李仁宰
一种半导体芯片包括:中心区域,所述中心区域具有多个第一存储器单元;以及第一边缘,所述第一边缘与中心区域的第一侧相邻。第一边缘包括第一区域和第二区域。第一区域包括多个第二存储器单元,第二区域包括第一焊盘部,地址信号、命令信号、时钟信号、数据信号和控制信号中的至少一个经由所述第一焊盘部而输入和输出。
11 一种浮栅忆阻器 CN201710177991.4 2017-03-23 CN107068708B 2019-08-06 黄安平; 张新江; 胡琪
发明涉及一种浮栅忆阻器,其基本结构依次包括前电极,前介质层,前浮栅层,纳米电池阳极,纳米电池电解质,纳米电池阴极,后浮栅层,后介质层,后电极;其中前电极、前介质层、前浮栅层和纳米电池阳极模拟了突触前膜,利用电子隧穿和场效应将电子信号转化为离子信号,纳米电池电解质作为离子通道模拟了突触间隙,纳米电池阴极、后浮栅、后介质层和后电极模拟了突触后膜,将离子信号转化为电子信号。本发明所述的浮栅忆阻器读写稳定,可控性好,且其结构简单,兼容CMOS,易于集成,可大规模生产和商业化,可促进神经形态计算和类脑计算发展。
12 处理器及其操作方法、计算机可读存储介质 CN201480065192.2 2014-11-26 CN105793833B 2019-08-06 罗德尼·E·虎克; 史蒂芬·嘉斯金斯; 道格拉斯·R·瑞德; 杰森·陈
一种处理器,包含具有多个快取项目的一快取存储器。各快取项目存有一快取列的数据、该快取列的一状态与一标签。该快取存储器包含一引擎。该引擎包含一个或多个有限状态机。该处理器亦包含用以连接一总线的一接口。响应于一架构回写与无效指令,该处理器通过该总线自该快取存储器回写多个修改过的快取列至该系统存储器,并无效该快取存储器的该多个快取项目的状态。响应于被指示针对该多个快取项目中的各快取项目执行一快取诊断操作,该引擎将该些快取项目的状态与标签写至该总线且并未无效该些快取项目的状态。
13 基于控制器的视频编辑 CN201480061667.0 2014-11-03 CN105745713B 2019-08-06 D·蒙德罗
示例装置和方法使用视频游戏控制器来将视频编辑缩减为剪辑。游戏控制器可包括被配置成提供输入的各种元件(例如,拇指杆、按钮)。输入可从多个控制器元件同时接收。输入可被用来同时更新从视频中被选择的剪辑的各端点。控制器元件可以是拇指杆。在一个实施例中,哪个拇指杆将被用于控制开始和哪个拇指杆将被用于控制结束帧之间的关联可以是用户可配置的。类似地,控制器上被用于提供两个同时输入的元件可以是用户可配置的。从中剪切出剪辑的视频可能已在如由还将编辑剪辑的游戏控制器控制地在视频游戏控制台上玩的视频游戏生成。
14 半导体器件及其操作方法 CN201410384266.0 2014-08-06 CN104851459B 2019-08-06 文庆植; 李煕烈; 金世峻
半导体器件包括:CAM,其包括具有相对半导体衬底垂直配置的多个垂直存储串,其中,多个垂直存储串中的每个与多个字线电耦接,以及多个字线中的每个与多个CAM单元电耦接;外围电路,其被配置成对选自多个CAM单元的CAM单元编程;以及控制电路,其被配置成将至少一个命令发送至外围电路以将编程电压同时地施加至第n字线、第n‑1字线和第n+1字线,来对与第n‑1字线、第n字线和第n+1字线电耦接的CAM单元同时编程,其中,第n‑1字线和第n+1字线与第n字线相邻,且选中的CAM单元与第n字线电耦接。
15 辅助磁记录介质和磁存储装置 CN201810153505.X 2018-02-22 CN108573715B 2019-08-02 丹羽和也; 神边哲也; 村上雄二; 张磊; 柴田寿人; 福岛隆之; 中岛悟; 山口健洋
发明涉及辅助磁记录介质和磁存储装置,其目的在于提供一种磁记录介质,其可降低因向磁记录介质写入信息时所致的噪音,同时可提高信号平,从而使读入时的信噪比优异。本发明的一个实施方式的辅助磁记录介质的特征在于,其依次具有基板、底层、以及以具有L10型结晶结构的合金作为主成分的磁性层,辅助磁记录介质具有与上述磁性层相接的钉扎层,钉扎层包含Co或以Co为主成分的合金。
16 用于定制薄膜电子电路的方法 CN201580008215.0 2015-02-11 CN105981106B 2019-08-02 K·J·R·明尼; G·基淋克; J·吉诺
提供了一种薄膜电路的制造方法,该方法包括:(a)获取包括具有输出的至少一个逻辑电路的薄膜电路,至少一个逻辑门电路包括多个驱动晶体管和多个负载元件,至少一个负载元件电连接到输出;(b)将一系列预定电压图案顺序地提供给多个驱动晶体管,电压图案包括在相应驱动晶体管的栅极和源极之间分别施加的一组电压;(c)测量与一系列预定电压图案相对应的至少一个逻辑门电路的一系列输出电压值;(d)将一系列输出电压值与一系列相应的预定参考输出电压值进行比较;(e)在输出电压值与相应的预定参考输出电压值不匹配的情况下,调节电连接到输出的负载元件的数量;以及(f)重复步骤(b)至(e),直至一系列输出电压值与一系列预定参考输出电压值匹配。
17 针对非易失性存储装置的非对称状态检测 CN201480069387.4 2014-12-05 CN105830163B 2019-08-02 罗汉·帕特尔; 保-灵·葛; 尤金·塔姆
本文中公开了用于确定是否存在由于对非易失性存储元件进行编程而发生的缺陷的技术。示例缺陷包括:断开的字线、控制栅与衬底的短路、字线与字线的短路、双重写入等。可以将存储器单元编程,使得存在存储器单元在不同数据状态中的基本上均匀的分布。在进行编程之后,以一个或更多个参考电平对存储器单元进行感测。基于该感测,策略性地形成存储器单元的两个子组,以使得能够以简单且高效的方式对缺陷进行检测。子组可以具有对数据状态的一定程度的分隔,以避免漏掉缺陷。将一个子组中的存储器单元的数目与另一子组中的存储器单元的数目进行比较。如果在两个子组之间存在显著的不平衡,则检测到缺陷。
18 用于监测部件运行的方法 CN201380081579.2 2013-12-13 CN105814583B 2019-08-02 吕纳·普里茨
发明涉及一种用于监测部件运行的方法。该方法包括如下步骤:接收数据样本流,其中每个数据样本表示部件的物理参数值;识别数据样本流的局部极值;将与每个局部极值有关的信息存储在固定大小缓冲器的相应位置中;以及,在由两个局部极大值或局部极小值所表示的两个匹配的端点之间形成的循环存在时:i)从缓冲器删除与循环的端点对应的局部极值中的至少一个局部极值;和ii)在存储器中存储与所述循环有关的信息,使得存储在存储器中的信息表示部件的运行。该方法的特征在于,当缓冲器充满使得缓冲器的每个位置含有与独特的局部极值有关的信息时,该方法进一步包括如下步骤:i)从缓冲器删除与最旧的局部极值有关的信息;ii)计算形成在两个端点之间的伪循环,所述两个端点中的一个端点由被删除的最旧的局部极值表示;和iii)在存储器中存储与所计算的伪循环有关的信息。
19 移位寄存器和显示装置 CN201480041198.6 2014-07-18 CN105493195B 2019-08-02 大河宽幸; 古田成; 村上祐一郎
发明的移位寄存器是将多个单位电路级联连接而成的移位寄存器,上述单位电路具备:第1输出晶体管,其电流路连接到被提供第1时钟信号的时钟端子与输出端子之间;第2输出晶体管,其电流路连接到上述输出端子与规定电位节点之间;设定部,其在控制信号为激活的情况下,将上述输出端子的信号电平设定为规定的信号电平;第1输出控制部,其在上述控制信号为激活的情况下,将上述控制信号的信号电平提供给上述第1输出晶体管的控制电极从而使上述第1输出晶体管截止;以及第2输出控制部,其在上述控制信号为激活的情况下,使上述第2输出晶体管截止。
20 半导体存储装置 CN201510555667.2 2015-09-02 CN105405464B 2019-08-02 白川政信; 二山拓也; 阿部健一
发明的实施方式提供一种数据的可靠性更高的半导体存储装置。实施方式的半导体存储装置(100)包括存储器单元阵列(111)、多条字线、以及控制电路(120)。存储器单元阵列(111)具备多个存储器串(114),且多个存储器串(114)的各个具有串联连接的多个存储器单元。多条字线共通连接在多个存储器串(114)。控制电路(120)对包含连接在多条字线的各者的多个存储器单元的页面控制写入动作及读出动作。控制电路(120)对在存储器串(114)流通的单元电流进行测定,且基于单元电流的测定结果修正对字线所施加的写入电压
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