鳍式场效应晶体管（FinFET）器件的图案化工艺 |
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| 申请号 | CN201210204386.9 | 申请日 | 2012-06-15 | 公开(公告)号 | CN103247575B | 公开(公告)日 | 2016-01-13 |
| 申请人 | 台湾积体电路制造股份有限公司; | 发明人 | 何韦德; 谢铭峰; 张庆裕; | ||||
| 摘要 | 本 发明 涉及鳍式 场效应晶体管 (FinFET)器件的 图案化 工艺，其中，用于以非矩形图案对集成 电路 器件上的多个部件进行图案化的方法，包括：提供包括表面的衬底，该衬底具有第一层和第二层；在第一层和第二层上方的第三层中形成多个伸长凸起；以及在多个伸长凸起的上方形成第一图案化层。蚀刻多个伸长凸起，以形成伸长凸起的第一图案，第一图案包括至少一个内 角 。该方法还包括在第一图案的伸长凸起上方形成第二图案化层以及在第一图案的伸长凸起上方形成第三图案化层。使用第二和第三图案化层蚀刻多个伸长凸起，以形成伸长凸起的第二图案，第二图案包括至少一个内角。 | ||||||
| 权利要求 | 1.一种用于以非矩形图案对多个部件进行图案化的方法，所述方法包括： |
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| 说明书全文 | 鳍式场效应晶体管（FinFET）器件的图案化工艺技术领域背景技术[0002] 集成电路(IC)技术不断得到提高。这种提高通常涉及按比例缩小器件的几何尺寸，以实现更低的制造成本、更高的器件集成密度、更高的速度以及更好的性能。光刻法通常用于形成集成电路器件的元件，在一般情况下，曝光工具使光穿过掩模或中间掩模并且将光聚焦在晶圆的抗蚀剂层上，使得抗蚀剂层在其中具有集成电路元件的图像。曝光工具的分辨率限制了形成具有较小尺寸的器件图案。例如，形成鳍式超效应晶体管(FinFET)器件受限于目前的光刻分辨率限制。因此，尽管现有光刻技术通常足以实现其预期目的，但是随着器件的不断缩小，现有的光刻技术已经不能在所有方面都完全令人满意。 发明内容[0003] 本发明描述了集成电路器件、处理方法以及用于半导体处理的掩模。在一个实施例中，用于以非矩形图案对多个部件(诸如位于集成电路器件上)进行图案化的方法包括：提供包括表面的衬底，衬底具有第一层以及在第一层上方的第二层中的多个伸长凸起，伸长凸起在第一方向上延伸。该方法进一步包括：使用第一掩模在多个伸长凸起上设置第一图案化掩模层；以及使用第一图案化掩模层对多个伸长凸起进行图案化，以形成伸长凸起的第一修改图案。该方法还包括：使用第二掩模在伸长凸起的第一修改图案上设置第二图案化掩模层。第二图案化掩模层与第一方向垂直地进行延伸，并且通过后续图案化工艺改变位于非矩形图案内的多个伸长凸起 的至少一部分。该方法还包括使用第三掩模在伸长凸起的第一修改图案上设置第三图案化掩模层，第三图案化掩模层具有与第二图案化掩模层不同的材料并且定位为防止通过后续图案化工艺改变伸长凸起的一部分。该方法还包括使用第二掩模层和第三掩模层对伸长凸起的第一修改图案执行后续图案化工艺，以将多个部件形成为非矩形图案。 [0004] 优选地，第二图案化掩模层为硬掩模层。 [0006] 优选地，多个部件为鳍式场效应晶体管(FinFET)器件。 [0007] 优选地，非矩形图案为L形图案。 [0008] 优选地，多个部件为沟槽。 [0009] 优选地，第二掩模层和第三掩模层为具有不同蚀刻选择性的光刻胶。 [0010] 在另一实施例中，用于以非矩形图案对多个部件(诸如在集成电路器件上)进行图案化的方法包括：提供包括具有第一层和第二层的表面的衬底；在第一层和第二层上方的第三层中形成多个伸长凸起；以及在多个伸长凸起的上方形成第一图案化层。蚀刻多个伸长凸起，以形成伸长凸起的第一图案，第一图案包括至少一个内角。该方法还包括：在伸长凸起的第一图案的上方形成第二图案化层并且在伸长凸起的第一图案的上方形成第三图案化层。使用第二和第三图案化层蚀刻多个伸长凸起，以形成伸长凸起的第二图案，第二图案包括至少一个内角。 [0011] 优选地，第三图案化层覆盖在第二图案化层的至少一部分上。 [0012] 优选地，形成第二图案化层包括：在包括伸长凸起的第一图案的衬底的上方设置非晶硅层；以及将非晶硅图案化成硬掩模，以形成第二图案化层。 [0013] 优选地，多个伸长凸起在第一方向上延伸，并且将第二图案层配置成在与第一方向垂直的方向上对多个伸长凸起进行端部切割。 [0014] 优选地，第三图案化层被配置为掩蔽伸长凸起的一部分，以防止根据第二图案化层进行端部切割。 [0016] 优选地，第二图案中的氮化硅伸长凸起是用于鳍式场效应晶体管类型的鳍。 [0017] 优选地，使用第二图案化层和第三图案化层蚀刻多个隔离件在包括二氧化硅的层中形成沟槽的图案。 [0018] 本公开内容还描述了用于将多个部件成型为非矩形结构的掩模组。在一个实施例中，掩模组包括三个掩模。第一掩模包括用于图案化多个鳍的非矩形图案。第二掩模包括与第一非矩形图案中的一些(但不是全部)重叠的多个矩形图案。第三掩模包括与非矩形图案中没有与第二掩模的矩形图样重叠的部分重叠的一个或多个图案。 [0019] 优选地，第一掩模的非矩形图案和第二掩模的多个矩形图案具有类似的透明特性。 [0020] 优选地，部件的非矩形结构为沟槽的结构。 [0021] 优选地，第一掩模的非矩形图案和第二掩模的多个矩形图案具有相反的透明特性。 [0023] 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。 [0024] 图1A至图1C为多个隔离件形成在其上的集成电路器件的俯视图； [0025] 图2A至图2C为根据本公开一个或多个实施例的用于进一步处理图1的器件的一系列掩模的俯视图； [0026] 图3A至图10B为根据本公开一个或多个实施例的使用图2A至图2C的掩模进行处理的图1的集成电路器件的俯视图和截面图； [0027] 图11A至图11C是根据本公开一个或多个其他实施例的用于进一步处理图1的器件的一系列掩模的俯视图； [0028] 图12A至图17B是根据本公开一个或多个其他实施例的使用图11A至图11C的掩模进行处理的图1的集成电路器件的俯视图和截面图；以及 [0029] 图18是根据本公开一个或多个实施例的集成电路器件的俯视图。 具体实施方式[0030] 为了实施本公开的不同部件，以下公开内容提供了许多不同的实施例或示例。以下描述元件和布置的特定示例以简化本公开内容。当然这些仅仅是示例而不用于限制。例如，以下描述中第一部件形成在第二部件上可包括第一部件和第二部件形成为直接接触的实施例，并且还可包括附加部件形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本公开可以在各个实例中重复参考标号和/或字母。这种重复是为了简单和清楚的目的并且其本身没有指定所讨论的各个实施例和/或结构之间的关系。 [0031] 本公开涉及各个制造阶段期间的集成电路器件。集成电路器件为集成电路(IC)芯片、芯片上系统(SoC)或者它们的一部分，集成电路器件包括各种无源和有源微电子部件，诸如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补MOS(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、大功率MOS晶体管、鳍式场效应晶体管(FinFET)、其他适当部件或者它们的组合。在一些所示实施例中，如以下进一步描述的，集成电路器件包括各种FinFET器件，并且示出了FinFET器件制造的各个阶段过程中的集成电路器件。术语FinFET器件指的是任何鳍式、多栅极晶体管。可以在集成电路器件中添加额外部件，并且在集成电路器件的其他实施例中，可以替换或去除以下描述的一些部件。 [0032] 参考图1A至图1C，执行第一或主要掩模工艺，以限定集成电路器件100的各个鳍结构的鳍的宽度和间距，其中，在各个FinFET器件中包括鳍结构。在图1A中，提供衬底110。在本实例中，衬底110为包括氮氧化硅(SiON)和二氧化硅(SiO2)的叠层的半导体衬底。可选或另外地，衬底110包括：基本半导体，诸如硅或锗；化合物半导体，诸如碳化硅、砷化 镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；或者它们的组合。可选地，衬底110为绝缘体上硅(SOI)衬底，其可以使用注氧隔离(SIMOX)、晶圆接合或其他方法来制造。衬底110可以包括各种掺杂区域和其他适当部件。 [0033] 芯轴(mandrel)120的阵列设置在衬底110上方，其中，相邻的芯轴120相互隔开。芯轴120包括图案化或掩蔽材料，诸如抗蚀剂材料、多晶硅、氧化硅、氮化硅、其他图案化或掩蔽材料或者它们的组合。在实例中，形成芯轴120包括：在衬底110上方沉积图案化或掩蔽层(诸如多晶硅层)；在掩蔽层上方形成抗蚀剂层；使用芯轴掩模(可以称作主掩模)将抗蚀剂层暴露在辐射中，从而形成抗蚀剂层的曝光部分和抗蚀剂层的未曝光部分；去除抗蚀剂层的曝光部分和未曝光部分(例如，通过使曝光的抗蚀剂层处于显影溶液的环境中)，从而形成暴露部分掩蔽层的图案化抗蚀剂层；以及使用图案化的抗蚀剂层来蚀刻掩蔽层(具体地，掩蔽层的曝光部分)，以形成如图1A所示的芯轴120。在其他实例中，通过各种沉积工艺、光刻工艺、蚀刻工艺或它们的组合来形成芯轴120。沉积工艺包括：化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、常压CVD(APCVD)、电镀、其他沉积方法或它们的组合。光刻工艺可以包括抗蚀剂涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘焙、显影抗蚀剂、冲洗、干燥(例如，硬烘)、其他光刻工艺或它们的组合。可选地，可以通过其他方法实施或替换光刻工艺，例如，无掩模光刻、电子束写入、离子束写入和/或纳米压印技术。蚀刻工艺包括干蚀刻、湿蚀刻、其他蚀刻方法或它们的组合。 [0034] 在图1B中，在衬底110的上方形成隔离件130，使得每一个芯轴120都被隔离件130围绕；以及在图1C中，例如通过蚀刻工艺去除芯轴120，使得隔离件130保持设置在衬底110上方。隔离件130包括图案化或掩蔽材料，在本实施例中为氮化硅(SiN)。其他实例包括抗蚀剂材料、多晶硅、氧化硅、其他图案化或掩蔽材料或者它们的组合。通过各种沉积工艺、光 刻工艺、蚀刻工艺或它们的组合(例如，本文所述的工艺)来形成隔离件130。 每个芯轴120的相对侧壁上的隔离件130的宽度小于每个芯轴120的宽度。每个芯轴120的相对侧壁上的隔离件还通过小于芯轴120的间距的间距相互隔开。如下文中进一步描述的，隔离件130用于形成集成电路器件100的鳍结构，并且下文中将其称作鳍130。 [0035] 期望将图1C所示的鳍130组图案化为预定图案。作为实例，以下讨论将涉及形成鳍130的L形图案。L形图案使图案化工艺中经常发生的一些困难更加突出。如下文进一步描述的，这些困难中的一些包括：各个鳍的边角倒角和不良的线切割(尤其在内角周围，诸如L形的内部直角边角)。 [0036] 现在，参考图2A至图2C，在本实施例中使用了三个掩模210、220、230的集合，以将鳍130配置成L形图案。应该理解，如本领域中公知的，可以根据光刻和掩模制造的一般理解来修改掩模。例如，本实例实现正性光刻胶，其中，掩模上的亮色调(clear tone)用于曝光光刻胶上的对应图案。当然，还可以使用负性光刻胶，其中，掩模上的暗色调(dark tone)用于曝光光刻胶上的对应图案。此外，如本领域所周知的，可以使用诸如光学邻近校正的已知技术。此外，以下所讨论的光刻工艺可以为各种类型并包括多个步骤，诸如上面结合图1A至图1C所讨论的。 [0037] 可以以各种技术形成掩模。例如，可以使用二元技术(binary technology)形成掩模。二元掩模包括透明衬底(例如，熔融石英)和涂覆在掩模的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相移技术来形成掩模，其中，形成在掩模上的图案中的各种部件被配置成具有适当相差，以提高分辨率和成像质量。在各个实例中，相移掩模(PSM)可以为衰减PSM或交替PSM。 [0038] 第一掩模210用于线切割，并提供本实施例期望的L形图案212。L型图案212示出为暗色调，而周围区域示出为亮色调。L形图案212用于在器件100上形成鳍130的对应的L形图案。第二掩模220包括用于端部切割各个鳍130的多个图案222、224、226，用于提高L形图案的准确度和精确度。应该注意，图案222、224、226与L形图案212的线端部没有准确对应。图案222、224、226示出为亮色调，而周围区域示出为暗色调。 第三掩模230包括一个或多个图案232，如下文中进一步讨论的，结合图案222、224、226来使用图案232。图案232示出为暗色调，而周围区域示出为亮色调。 [0039] 参考图3A、图3B、图4A和图4B，将光刻胶层涂覆至器件100的SiN鳍130和衬底110的上方，其中，衬底110包括SiON层302和SiO2层304。在光刻工艺中使用第一掩模 210以在器件上形成L形光刻胶图案312。L形图案对应于掩模210的图案212(图2A)。然后，执行SiN选择蚀刻工艺(不选择SiO2)以去除L形图案外的SiN鳍130的部分，从而制造如图4A所示的L形鳍图案。蚀刻剂的一些实例为CF4或SF6。此后，去除L形光刻胶图案 312。如图4A所示，鳍130的端部不整齐，其中，鳍的端部既不具有恰当长度也不均匀。还应该注意，如图4A所示，第二鳍的右边缘的下部不期望地发生弯曲，遵循L形的内角。这至少部分地归因于光刻分辨率的限制。 [0040] 参考图5A和图5B，在本实施例中，将非晶硅(a-Si)层510沉积在包括鳍130的器件100的顶面上方。可通过各种工艺(诸如通过将器件100暴露在含硅气体中，诸如SiH4)来沉积a-Si层510。注意，a-Si是任选的，并且可以使用对下面的SiO2和SiN具有高选择性的任何材料。 [0041] 参考图6A、图6B、图7A和图7B，将光刻胶层涂覆至器件100的a-Si层510上方，并且在光刻工艺中使用第二掩模220以在器件上形成三个矩形光刻胶图案610、612、614，它们对应于掩模220的三个图案222、224、226(图2B)。然后，执行选择a-Si选择蚀刻工艺(不选择SiN或SiO2)，以去除三个矩形光刻胶图案610、612、614内的a-Si部分，从而在a-Si 510中生成硬掩模，其称作硬掩模图案710、712(图7A、图7B)。蚀刻剂的实例包括Cl2或HBr。具体参考图7A，应该注意，在水平方向上横跨鳍130平直地切割硬掩模710、712的左边缘和右边缘，与上文参考掩模212(图2A)所讨论的期望L形图案的一些对应边缘对准。 [0042] 参考图8A、图8B、图9A和图9B，将光刻胶层涂覆至器件100的SiN鳍130的上方和SiO2层304的上方，并且在光刻工艺中使用第三掩模230以在器件上形成正方形光刻胶图案810。然后，执行SiN选择蚀刻工艺(不 选择a-Si或SiO2)以去除硬掩模710、712和正方形光刻胶图案810外的SiN鳍130的多个部分。蚀刻剂的实例包括CF4或SF6。此后，去除正方形光刻胶图案810。 [0043] 参考图10A和图10B，然后执行a-Si选择蚀刻工艺(不选择SiN或SiO2)，以去除硬掩模图案710、712。蚀刻剂的实例包括Cl2或HBr。结果，如图10A所示，在器件上设置鳍130的L形图案。掩模图案610、612、614减少或消除了鳍130的任何不均匀或不整齐对准。此外，通过使用两组掩模图案(图案610、612、614和图案810)，在组合图案的内角中倒角很小或者没有倒角。 [0044] 本公开内容不仅限于制造鳍的图案。图11A至图19B涉及通过沟槽图案制造器件的方法的实施例。以下方法包括与上文所述相同或相似的许多工艺步骤，并且为了简洁，在以下讨论中不重复这些重复的步骤。 [0045] 对于以下实施例，期望将图1C所示隔离件130的组图案化为预定的沟槽图案。与先前实例一样，以下讨论涉及形成L形图案的沟槽。与上文关于鳍所讨论的类似，L形图案使经常在图案化工艺中发生的一些困难更加突出。 [0046] 现在，参照图11A至图11C，在本实施例中使用三个掩模1210、1220、1230的集合，从而将隔离件配置成L形图案的沟槽。应该理解，如本领域所周知的，可以根据光刻和掩模制造的一般理解来修改掩模。此外，以下所讨论的光刻工艺可以为各种类型并且包括多个步骤，诸如，上面参照图1A至图1C所讨论的。 [0047] 第一掩模1210用于线切割，并提供在本实施例中期望的L形图案1212。在本实例中，L形图案1212与图2A中的掩模210的L形图案212相同。L形图案1212用于在器件上形成沟槽的对应的L形图案。第二掩模1220包括多个图案1222、1224、1226，它们用于端部切割各个隔离件130，以提高L形图案的准确度和精确度。应该注意，图案1222、1224、1226与图2B中的第二掩模220的图案222、224、226相反。第三掩模1230包括一个或多个图案1232，如下文进一步讨论的，与图案1222、1224、1226结合使用图案1232。应该注意，图案1232与图2C中的第三掩模230的图 案232相反。 [0048] 该方法从集成电路器件上的隔离件的一般图案开始。该方法的第一步骤与上文结合图1A至图1C、图2A以及图3A至图5B所讨论的步骤相同。作为实例，在以下讨论中，使用上文结合图5B所讨论的类似器件、衬底、隔离件集合，将它们称作器件1100、SiO2层1110和SiN隔离件1130。因此，以通用的L形状形成隔离件1130的不整齐配置。此外，通过a-Si层1510来覆盖器件1100。 [0049] 参考图12A、图12B、图13A和图13B，将光刻胶层涂覆至器件1100的a-Si层1510的上方，并且在光刻工艺中使用第二掩模1220以在器件上形成三个矩形光刻胶图案1622、1624和1626，它们对应于掩模1220的三个图案1222、1224、1226(图12B)。然后，执行SiN选择蚀刻工艺(不选择SiO2，并且仅选择部分a-Si)，以去除三个矩形光刻胶图案1622、1624、 1626外的隔离件的部分，从而暴露下面的SiO2层1304。蚀刻剂的实例包括CF4或SF6。如图13A、图14B所示，这在隔离件1130中生成对应间隙。具体参考图13A，应该注意，蚀刻掉的隔离件的左边缘和右边缘在水平方向上是平直的，与上文结合掩模1212(图11A)所讨论的期望L形图案的一些对应边缘对准。 [0050] 参考图14A、图14B、图15A和图15B，将光刻胶1802层涂覆至器件1100的SiN隔离件1130、a-Si层1510以及SiO2层1304的上方。在光刻工艺中使用第三掩模1230，以在器件上形成正方形光刻胶孔1810。然后，执行选择SiN的蚀刻工艺(不选择SiO2)，以去除在正方形光刻胶孔1810中暴露的SiN隔离件1130的部分1910。蚀刻剂的实例包括CF4或者SF6。此后，去除光刻胶1802。 [0051] 参考图16A、图16B、图17A和图17B，随后执行SiO2选择蚀刻工艺(不选择SiN或a-Si)，以去除暴露的SiO2层，从而形成沟槽1610。蚀刻剂的实例包括CF4或者SF6。此后，执行选择a-Si和SiN的蚀刻工艺(不选择SiO2)以去除a-Si层1512和隔离件1130的任何剩余部分。蚀刻剂的实例包括：用于蚀刻a-Si的Cl2或HBr，然后是用于SiN的CF4或SF6。结果，如图17A所示，在器件上设置L形图案的沟槽1610。应该注意，沟槽 1610没有不整齐，在沟槽上也不存在曲线边缘。 [0052] 现在，参考图18，示出了器件100或器件1100，具有包括多个非矩形区域1804和1806的电路区域1802。在器件100的实施例中，非矩形区域1804可包括n型FinFET，而非矩形区域1806可包括p型FinFET。在该实施例中，浅沟槽隔离(STI)1810可以位于两个区域1804和1806之间。在器件1100的实施例中，非矩形区域1804和1806可以包括多个沟槽。应该理解，尽管将非矩形区域示为L形，但是也可以使用其他非矩形形状，例如，U形、E形等。 [0053] 上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。例如，代替使用硬掩模图案710、712，只要掩模具有适当的蚀刻选择性，就可以使用其他光刻胶掩模。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。 |
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