为了在半导体晶片上复制所希望的图案的曝光工序中，通常采用被称 为中间掩模(Reticle)的光掩模。在步进曝光装置(缩小投影曝光装置)中， 使用形成有实际的4倍或5倍左右的图案的中间掩模，通过该中间掩模， 将紫外线或受激准分子激光(エキシマレ一ザ一光)照射到半导体晶片上， 缩小复制所希望的图案。
在中间掩模上，除了设置实际作为产品的半导体芯片图案区域以外， 还设置有TEG(Test Element Group)芯片图案区域。TEG芯片是用于判断 产品(半导体芯片)元件的结构、物理特性、电气特性、电路动作、可靠 性、成品率等优良与否的样品。
参照附图对具有半导体芯片图案区域及TEG芯片图案区域的以往的中 间掩模进行说明。图3是表示以往的中间掩模100概况的平面示意图。
该中间掩模100在一次曝光区域(1シヨツト)得到六个半导体芯片。 在石英制造的基板101内，形成成为实际产品的六个半导体芯片图案区域 102和从上下夹持半导体芯片图案区域102的两个TEG芯片图案区域103。 半导体芯片图案区域102与TEG芯片图案区域103的平面形状都为同一形 状(大致呈长方形)，尺寸也相同。
另外，邻接的半导体芯片图案区域102之间及半导体芯片图案区域102 与TEG芯片图案区域103之间是切割线区域104。
使用该中间掩模100而复制在半导体晶片上的TEG图案在晶片状态下 被用作半导体芯片的特性评价，之后就不再需要。因此，TEG芯片在切割 工序中与半导体芯片一样被切削、除去。
与本申请相关的技术记载在例如下面的专利文献中。
专利文献1：(日本)特开2005-283609号公报
为了在半导体晶片的有限的面积内尽量得到多的作为产品的半导体芯 片，就越来越需要使TEG芯片所占面积尽量变小。
但是，当使用上述的以往的中间掩模时，由于最终不需要TEG芯片图 案区域103的两部分面积，因此，收获量低下。另一方面，也考虑通过仅 仅将一个TEG芯片图案区域103形成在中间掩模上、而使收获量提高，但 这样，就不能充分进行元件评价，存在作为产品的半导体芯片的可靠性降 低的问题。
另外，也考虑采用下述方案：不采用如上所述通过切割线区域104包 围而配置TEG芯片，而是在半导体晶片上的切割线区域形成TEG芯片图案。 但是，这样，在TEG芯片上形成的各种各样的金属材料(例如铝配线或电 极等)在切割工序时由于刀片(刀刃)的接触而飞散，存在该金属飞散物 附着于半导体芯片的倾向。因此，就存在该半导体芯片的可靠性或成品率 恶化的问题。另外，当切割线区域残留金属片时，在安装时也有成品率低 下的产品。

于是，本发明的目的在于提供一种中间掩模，其可以通过TEG芯片进 行充分的元件评价、且可以增加从1枚晶片得到的半导体芯片的数量。另 外，可以使半导体芯片的可靠性及成品率提高。
本发明是鉴于上述问题而提出的。其主要的特征如下。即，本发明的 中间掩模具有：在一个方向有规则地排列的多个半导体芯片图案区域和夹 持所述多个半导体芯片图案区域的TEG芯片图案区域，所述TEG芯片图案 区域的一个方向的长度的总长实质上与所述半导体芯片图案区域的所述一 个方向的长度相同。
另外，本发明的中间掩模，其特征在于，所述TEG芯片图案区域的所 述一个方向的长度实质上为所述半导体芯片图案区域的所述一个方向长度 的二分之一。
另外，本发明的中间掩模，其特征在于，在所述TEG芯片图案区域， 具有为了防止与半导体晶片重合偏移的重合测定用区域，所述重合测定用 区域在一次曝光区域的四角形成而构成所述TEG芯片图案区域。
另外，本发明的中间掩模，其特征在于，在所述TEG芯片图案区域中， 具有线宽测定用区域，所述线宽测定用区域在一次曝光区域的四角形成而 构成所述TEG芯片图案区域。
另外，本发明的半导体芯片，其特征在于，其通过将半导体晶片进行 切割而得到，该半导体晶片使用中间掩模复制有半导体芯片图案及TEG芯 片图案。
另外，本发明的半导体装置的制造方法，其特征在于，具有：第一曝 光工序，使用中间掩模将半导体芯片图案及TEG芯片图案复制到半导体晶 片上；第二曝光工序，使由所述第一曝光工序复制的TEG芯片图案的一边 与接下来复制的TEG芯片图案的一边接合而进行控制，将半导体芯片图案 及TEG芯片图案复制到所述半导体晶片上。
另外，本发明的半导体装置的制造方法，其特征在于，切割线不从所 述TEG芯片图案上通过，通过以一定的间隔进行切割而从所述半导体晶片 得到各个半导体芯片。
本发明的中间掩模的TEG芯片图案区域的面积与以往相比小。因此， 可以增加从1枚晶片得到的半导体芯片的数量(收获量)。另外，本发明的 中间掩模形成了将半导体芯片图案区域夹持在其之间的TEG芯片图案区 域。因此，在增加收获量的同时还可以进行充分的元件评价，能提高半导 体芯片的可靠性及成品率。

图1是说明本发明的实施方式的中间掩模的平面图；
图2是说明本发明的实施方式的中间掩模、半导体芯片、半导体装置 的制造方法的平面图；
图3是说明以往的中间掩模的平面图。
附图标记
1：中间掩模2：基板3：半导体芯片图案区域4a、4b：TEG芯片 图案区域  5：重合测定用区域  6：线宽测定用区域  7：切割线区域  10： 半导体晶片  11：半导体芯片图案  12a、12b：TEG芯片图案  13：半导 体芯片图案  14a、14b：TEG芯片图案  15：切割线  100：中间掩模  101： 基板  102：半导体芯片图案区域  103：TEG芯片图案区域  104：切割线 区域  X：TEG芯片图案区域的纵向长度L：半导体芯片图案区域的纵向 长度M：TEG芯片图案区域及半导体芯片图案区域的横向长度

接着，参照附图对本发明的优选的实施方式进行说明。图1是表示本 发明实施方式的中间掩模概况的平面示意图。
该中间掩模1是一次曝光得到七个半导体芯片图案的一个实例。例如， 在石英制造的基板2内，七个半导体芯片图案区域3沿着图1的纵向有规 则地形成。半导体芯片图案区域3的平面形状各自为大致长方形，尺寸相 同。半导体芯片图案区域3的纵向长度为L。另外，在半导体芯片图案区域 3中，形成有晶体管、配线、接触孔等多个元件图案。
形成有两个TEG芯片图案区域4a，4b，在其之间夹持多个半导体芯片 图案区域3。通过这样将多个TEG芯片图案区域上下配置，使利用TEG芯 片的评价精度提高。
在TEG芯片图案区域4a、4b上，作为实验图案形成有例如晶体管特 性评价图案、接触孔阻抗评价图案等评价元件组。另外，在TEG芯片图案 区域4a、4b上有电极部(未图示)，经由该电极部与外部测定器电连接，可 以测定电气特性。
另外，在中间掩模1的四角对应的位置，分别形成有重合测定用区域5、 线宽测定用区域6。重合测定用区域5是形成标识等的区域，该标识作为在 曝光工序时为了判断中间掩模1与半导体晶片的位置是否对准的指标。另 外，线宽测定用区域6用于测定各处的线宽、通过比较其值可以判断半导 体晶片在曝光工序时有无倾斜(或平台的倾斜)而用于防止故障的区域。 这样，从提高TEG芯片评价的可靠性的观点出发，优选在中间掩模的一次 曝光区域的四角配置重合测定用区域5和线宽测定用区域6。
TEG芯片图案区域4a、4b的纵向长度X实质上形成为半导体芯片图案 区域3的纵向长度L的二分之一。另外，TEG芯片图案区域4a、4b的横向 长度与半导体芯片图案区域3的横向长度相同，为M。因此，TEG芯片图 案区域4a、4b的尺寸的总和为一个半导体芯片图案区域3。
另外，在邻接的半导体芯片图案区域3各自之间及TEG芯片图案区域 4a、4b与半导体芯片图案区域3之间为切割线区域7。
接着，参照图2对从使用本实施方式的中间掩模1将半导体芯片图案 及TEG芯片图案复制在半导体晶片的工序(曝光工序)直到将目标半导体 芯片切割成各个的半导体芯片的工序进行说明。
在半导体晶片10上涂敷形成抗蚀剂膜(未图示)，使用中间掩模1对 该抗蚀剂膜进行曝光，将对应半导体芯片图案区域3的半导体芯片图案11 及对应TEG芯片图案区域4a、4b的TEG芯片图案12a、12b复制到半导体 晶片10上的抗蚀剂膜上(第一曝光工序)。由该第一曝光工序得到的图案 为图2所示的A。
接着，与上述第一曝光工序相同，将对应半导体芯片图案区域3的半 导体芯片图案13及对应TEG芯片图案区域4a、4b的TEG芯片图案15a、 15b形成在图案A的上方(第二曝光工序)。由该第二曝光工序得到的图案 为图2所示的B。以在第一曝光工序中先形成的TEG芯片图案12a的一边 与在第二曝光工序中复制的TEG芯片图案14b的一边接合的水平、控制中 间掩模1与半导体晶片10的位置对准而进行该第二曝光工序。也就是说， 在两个连续的曝光工序的边界两个TEG芯片图案作为整体变为一个半导体 芯片图案的形状及尺寸。在本实施方式中，两个TEG芯片图案12a、14b 合在一起的形状与一个半导体芯片图案11、13为同一形状，尺寸也相同。 因此，在半导体晶片上形成的TEG芯片的区域与以往相比可以变小。
如果通过反复进行上述曝光工序使半导体晶片10的整个面曝光后，用 显影液体进行显影就形成抗蚀剂图案。接着，通过使用该抗蚀剂图案的蚀 刻工序在半导体晶片10的整个面形成半导体芯片和TEG芯片。
接着，利用TEG芯片进行特性评价，判断半导体芯片是否优良。然后， 沿着各半导体芯片之间及半导体芯片与TEG芯片之间设置的切割线15切断 半导体晶片10，分割成各个半导体芯片。另外，TEG芯片在这之后通常被 除去。在本实施方式中，连续的两个TEG芯片与一个半导体芯片为同一形 状、相同尺寸，因此，其结果是切割线15的间隔通常是一定的，切割工序 中切割位置的控制并不复杂。
另外，由于切割线15的间隔是一定的，切割线不通过TEG芯片图案 上。因此，在切割工序时TEG芯片的金属材料不飞散，不会使半导体芯片 的可靠性或成品率降低。
另外，根据本实施方式，由于在半导体晶片上形成的TEG芯片图案区 域与以往相比可以变小，由此，可以相应增加从1枚晶片上得到的半导体 芯片的数量。
这样，根据本实施方式，不仅增加收获量，而且也能充分地进行元件 评价或防止对准偏移，可以提高半导体芯片的可靠性或成品率。
另外，本发明并不限定于上述实施方式，在不脱离其主旨的范围内可 以进行变更。例如，维持TEG芯片图案区域4a、4b的纵向长度X实质上 为半导体芯片图案区域3的纵向长度L的二分之一的同时，可以使TEG芯 片图案区域4a、4b的横向长度比半导体芯片图案区域的横向长度小。
另外，在上述实施方式中，TEG芯片图案区域4a、4b的纵向长度X 实质上为半导体芯片图案区域3的纵向长度L的二分之一，但也可以考虑 设计TEG芯片图案区域4a、4b，使得TEG芯片图案区域4a、4b的纵向长 度的总和与一个半导体芯片图案区域的纵向长度L实质上相同。即使是该 设计，与以往相比TEG芯片图案区域变小，而且，可以使切割间隔一定。
另外，在本实施方式中，对半导体芯片图案区域多列设置在中间掩模 的纵向进行了说明，但也可以在横向多列设置，相应于此，也就可多列设 置TEG芯片图案区域。