极紫外光（EUV）光掩模及其制造方法 |
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| 申请号 | CN201310499322.0 | 申请日 | 2013-10-22 | 公开(公告)号 | CN104049455B | 公开(公告)日 | 2017-12-19 |
| 申请人 | 台湾积体电路制造股份有限公司; | 发明人 | 黄道旻; 石志聪; 陈嘉仁; 李信昌; 严涛南; | ||||
| 摘要 | 本 发明 提供了EUV光掩模和用于形成EUV光掩模的方法的 实施例 。该方法包括：提供衬底、反射层、 覆盖 层 、硬掩模层，以及在其中形成开口。然后，在开口中和硬掩模层的顶面上方填充吸收层。提供平坦化工艺以去除位于硬掩模层的顶面上方的吸收层且在开口中形成吸收体，其中，吸收体顶部的宽度大于其底部的宽度。 | ||||||
| 权利要求 | 1.一种制造极紫外光光掩模的方法，包括： |
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| 说明书全文 | 极紫外光（EUV）光掩模及其制造方法[0001] 相关申请的交叉引用 [0002] 本申请要求于2013年3月15日提交的美国临时专利申请第61/788,014号、标题为“Lithography Mask and Methods of Forming and Using the same”的优先权，其全部内容结合于此作为参考。 技术领域背景技术[0004] 在集成电路（IC）或芯片的制造过程中，在一系列可重复使用的光掩模（本文中也称为掩模）上制造出表示芯片的不同层的图案以在制造工艺期间将每个芯片层的设计转印到半导体衬底上。与照相底片非常类似，掩模用于将每层的电路图案转印到半导体衬底上。使用一系列的工艺组合这些层，并将这些层转变为包括每个完整芯片的微小晶体管和电路。因此，掩模中的任何缺陷都可被转印到芯片上，从而可能对其性能带来不良影响。特别严重的缺陷可导致掩模完全无用。通常，一组15-30个掩模用于构成一个芯片且可被重复使用。 [0005] 掩模通常包括其上设置有不透明的光吸收层的透明衬底。传统掩模通常包括在其一面上具有铬层的玻璃或石英衬底。铬层被抗反射涂层和光敏光刻胶覆盖。在图案化工艺期间，例如，通过将部分光刻胶暴露于电子束或紫外光，以使暴露部分可溶于显影溶液中，从而将电路设计写至掩模。然后，去除光刻胶的可溶部分，以允许蚀刻（即，去除）暴露出的下面的铬层和抗反射层。 [0006] 随着临界尺寸（CD）的缩小，现有的光学光刻正在向28纳米（nm）技术节点的技术限制靠近。期望下一代光刻（NGL）能代替现有的光学光刻方法，例如，22nm以下的技术节点。存在几种NGL的候选方法，诸如极紫外光（EUV）刻（EUVL）、电子投影光刻（EPL）、离子投影光刻（IPL）、纳米压印和X-射线光刻。当然，由于EUVL具有光学光刻的大部分特性，因此EUVL是最有可能的继承者，与其他NGL方法相比，EUVL是一种更为成熟的技术。 [0007] 但是，EUV掩模的制造仍面临着亟待克服的技术挑战。例如，在常规的铬掩模中使用薄膜来防止掩模上的任何不需要的灰尘转印到芯片上。然而，薄膜不可与EUV掩模一起使用，这是因为该薄膜会吸收EUV光。因此，在其上没有薄膜的情况下，需要清洁EUV掩模的表面。此外，仍需要监测EUV掩模的表面上的灰尘。因此，需要改进EUV掩模和制造方法。 发明内容[0008] 根据本发明的一个方面，提供了一种制造极紫外光光掩模的方法，包括：提供依次包括衬底、反射层和覆盖层的掩模；形成具有位于覆盖层中的第一部分和位于反射层的至少一部分内的第二部分的开口，第一部分的宽度大于第二部分的宽度；在开口中和覆盖层的顶面上方形成吸收层；以及去除吸收层的至少一部分而保留吸收层的另一部分，以形成吸收体。 [0009] 优选地，该方法还包括：在覆盖层上方形成硬掩模层。 [0010] 优选地，硬掩模层是钌（Ru）、RuSi或它们的组合。 [0011] 优选地，该方法还包括：在覆盖层和反射层的至少一部分中形成开口之前，在硬掩模层中形成开口。 [0012] 优选地，该方法还包括：使用氟基气体，在硬掩模层中形成开口。 [0013] 优选地，该方法还包括：在形成吸收体之后去除硬掩模层。 [0014] 优选地，第一部分的宽度与第二部分的宽度的比率介于约1至约2的范围内。 [0015] 优选地，通过使用氯基气体的干蚀刻工艺实施在覆盖层和反射层的至少一部分中形成开口的步骤。 [0017] 优选地，吸收层是TaSi、TaBN、TaN、TaSiON、TaBO或TaON。 [0018] 优选地，反射层是含钼和硅（Mo/Si）层。 [0019] 优选地，反射层包括约40对和约50之间的交替Mo和Si层。 [0020] 优选地，开口延伸至反射层内约50nm至约300nm的深度。 [0021] 优选地，去除步骤包括CMP工艺和/或干蚀刻工艺。 [0023] 根据本发明的又一方面，提供了一种极紫外光光掩模，包括：反射层，位于衬底上方；覆盖层，位于反射层上方；以及吸收体，位于覆盖层和反射层内，吸收体位于覆盖层中的部分的宽度大于吸收体位于反射层内的部分的宽度。 [0024] 优选地，吸收体的厚度介于约50nm至约300nm的范围内。 [0025] 优选地，反射层是含钼和硅（Mo/Si）层。 [0026] 优选地，吸收体的顶面高于覆盖层的顶面。 [0027] 根据本发明的又一方面，提供了一种形成集成电路的方法，包括：通过以下步骤形成光掩模：在衬底上方形成反射层、在反射层上方形成覆盖层和在覆盖层和反射层中形成吸收体，吸收体位于覆盖层中的部分的宽度大于吸收体位于反射层内的部分的宽度；在衬底上形成层；以及在光刻步骤中使用光掩模来图案化层。附图说明 [0028] 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据产业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚论述起见，可以任意增加或减少各种部件的尺寸。 [0029] 图1是示出示例性EUV掩模的示意性截面图； [0030] 图2至图8是EUV掩模在各个制造阶段的实施例的不同截面图； [0031] 图9是根据本发明各个方面的制造EUV掩模的方法的流程图；以及 [0032] 图10是根据本发明各个方面的通过使用EUV掩模制造集成电路器件的方法的流程图。 具体实施方式[0033] 以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述部件和布置的具体实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。另外，本发明可以在不同实例中重复参考标号和/或字符。这种重复用于简化和清楚的目的，并且其本身不表示所论述的多个实施例和/或配置之间的关系。并且，在以下描述中，一个部件形成在另一个部件上、形成连接至、和/或耦合至另一个部件可以包括这两个部件直接接触形成的实施例，也可以包括可以在这两个部件之间形成其他部件使得这两个部件不直接接触的实施例。此外，使用例如“下面的”、“上面的”、“水平的”、“垂直的”、“在…上方”、“在…下方”、“在…之上”、“在…之下”、“顶部”以及“底部”等的空间相对位置术语及其派生词（例如，“水平地”、“向下地”、“向上地”等），以容易地描述一个部件与另一部件的关系。空间相对位置术语预期涵盖包括部件的器件的不同方位。 [0034] 图1是示出EUV光掩模100的示意性截面图。在一些实施例中，EUV光掩模100包括衬底110、位于衬底110上的反射层112、位于反射层112上的覆盖层114和穿透覆盖层114以及反射层112的至少一部分的开口中的吸收体122。在一些实施例中，吸收体122的顶面高于覆盖层114的顶面。例如，吸收体122包括比底部宽的顶部。在一些实施例中，吸收体122是T形。在一些实施例中，吸收体122具有位于覆盖层114上方的宽部和位于覆盖层114中的窄部。 [0035] 衬底110可具有适合用作光掩模的任何尺寸。在一个实施例中，衬底110是矩形，其侧边的长度介于约5英寸至约9英寸的范围内。在另一个实施例，衬底110的厚度介于大约0.15英寸至约0.25英寸的范围内。在其他实施例中，衬底110的厚度约为0.25英寸。在一些实施例中，衬底110具有低热膨胀系数（优选为0±0.05×10-7/℃，尤其优选为20℃下的0± 0.03×10-7/℃），并且在形成图案之后，对用于清洗掩模底板（mask blank）或光掩模的清洗液应该具有良好的光滑度、平坦度和耐用度。衬底110通常包括具有低热膨胀系数的硅基材料，诸如石英（即，二氧化硅SiO2）等。 [0036] 反射层112可实现对EUV光的高反射率。例如，当反射层112的表面被波长为约13.5nm的EUV光照射时，反射层112的反射率高达40%。在本实施例中，将通过多次交替层压高折射率层和低折射率层而形成的多层反射膜用作反射层112。在一些实施例中，Mo用于低折射率层且Si用于高折射率层，以形成反射层112的多层反射膜。即，形成Mo/Si多层反射膜以用于形成反射层112。在一个实施例中，反射层112可包括介于约40对至约50对之间的交替Mo和Si层。每对Mo和Si层可包括厚度为约3nm的Mo层和厚度为约4nm的Si层。 [0037] 在可选实施例中，多层反射膜是Ru/Si多层反射膜、Mo/Be多层反射膜、Mo化合物/Si化合物多层反射膜、Si/Mo/Ru多层反射膜、Si/Mo/Ru/Mo多层反射膜或Si/Ru/Mo/Ru多层反射膜。 [0038] 覆盖层114用作在反射层112和用于形成光掩模的中间工艺中存在的硬掩模层之间的覆盖层和/或缓冲层。在一些实施例中，覆盖层114是硅（Si）层、钌（Ru）层、或含Ru层。例如，覆盖层114的厚度介于约1nm至约10nm的范围内。 [0039] 例如，吸收体122包括位于覆盖层114上方的顶部和位于反射层112和覆盖层114内的底部。吸收体122的顶部具有宽度W1和厚度T1。吸收体122的底部具有宽度W2和厚度T2。在一些实施例中，吸收体122是T形，并且其宽度W1大于宽度W2。在本实施例中，宽度W1与宽度W2的比率介于约1和约2的范围内。在一些实施例中，厚度T1小于厚度T2。在本实施例中，厚度T1介于约0nm至约10nm的范围内。在一个实施例中，厚度T2至少大于20nm，以防止在晶圆光刻工艺过程中的漏光或较差的对比度（poor contrast）。在可选实施例中，厚度T2不大于约150nm，以防止难以实施用于形成掩模的光学临近修正（OPC）。在另一个实施例中，厚度T2和反射层112的总厚度相同。在其他实施例中，厚度T2与反射层112和覆盖层114的总厚度相同。在本实施例中，厚度T2介于约20nm至约150nm的范围内。 [0040] 吸收体122是不透明的光遮蔽层。在一个实施例中，吸收体122包括基本不含氧的钽基材料，诸如硅化钽基材料（以下称之为TaSi）、氮化钽硼基材料（以下称之为TaBN）和氮化钽基材料（以下称之为TaN）。在另一个实施例中，吸收体122包括钽基和氧基材料，诸如氧化和氮化钽和硅基材料（以下称之为TaSiON）、氧化钽硼基材料（以下称之为TaBO）和氧化和氮化钽基材料（以下称之为TaON）。 [0041] 图2至图8是示出用于形成EUV光掩模的示例性工艺流程的示意性截面图。用相同的参考标号增加100来表示与图1中所示的内容相同的图2至图8中所示的内容。参考图2至图8和图9，以下将共同描述EUV光掩模200和方法300。 [0042] 参考图2至图9，方法300开始于步骤302，在衬底210上方形成反射层212。在一些实施例中，在反射层212上方形成覆盖层214。在一些实施例中，在覆盖层214上方形成硬掩模层216。在一些实施例中，衬底210是矩形衬底，其侧边的长度介于约5英寸至约9英寸的范围内，且衬底210的厚度介于约0.15英寸至0.25英寸的范围内。在一些实施例中，衬底210具有低热膨胀系数（优选为0±0.05×10-7/℃，尤其优选为20℃下的0±0.03×10-7/℃），并且在形成图案之后，对用于清洗掩模底板或光掩模的清洗液应该具有良好的光滑度、平坦度和耐用度。衬底210通常包括具有低热膨胀系数的硅基材料，诸如石英（即，二氧化硅SiO2）等。 [0043] 反射层212可实现对EUV光的高反射率。例如，当反射层212的表面被波长为约13.5nm的EUV光照射时，反射层212的反射率高达40%。在一些实施例中，反射层212是多材料层。在一些实施例中，通过多次交替层压高折射率层和低折射率层而形成多层反射膜。在本实施例中，Mo用于低折射率层且Si用于高折射率层，以形成反射层212的多层反射膜。即，形成Mo/Si多层反射膜以用于形成反射层212。在一个实施例中，反射层212可包括约40对至约 50对之间的交替Mo和Si层。每对Mo和Si层均可包括厚度为约3nm的Mo层和厚度为约4nm的Si层。 [0044] 在可选实施例中，多层反射膜是Ru/Si多层反射膜、Mo/Be多层反射膜、Mo化合物/Si化合物多层反射膜、Si/Mo/Ru多层反射膜、Si/Mo/Ru/Mo多层反射膜或Si/Ru/Mo/Ru多层反射膜。在一些实施例中，通过沉积工艺（包括化学汽相沉积（CVD）、物理汽相沉积（PVD）、原子层沉积（ALD）、和/或其他合适的工艺）形成反射层212。 [0045] 覆盖层214可用作反射层212和硬掩模层216之间的覆盖层和/或缓冲层。在本实施例中，覆盖层214是硅（Si）层、钌（Ru）层、或含Ru层。在一些实施例中，覆盖层214的厚度介于约1nm至约10nm的范围内。在可选实施例中，覆盖层214的厚度为约2.5nm。在一些实施例中，通过沉积工艺（包括CVD、PVD、ALD、和/或其他合适的工艺）形成覆盖层214。 [0046] 在一些实施例中，硬掩模层216包括钌（Ru）、RuSi或它们的组合。在一个实施例中，硬掩模层216的厚度介于约2nm至约15nm的范围内。在另一个实施例中，硬掩模层216的厚度为约5nm。在一些实施例中，通过CVD、PVD、ALD和/或其他合适的工艺形成硬掩模层216。 [0047] 参考图3至图5和图9，方法300继续进行步骤304，对反射层212进行图案化工艺，以在其中形成开口220。在本实施例中，开口220位于硬掩模层216、覆盖层214和反射层212内（参考图5）。图案化工艺可包括在硬掩模层216上方形成光刻胶部件218，然后去除硬掩模层216中未被光刻胶部件218覆盖的部分。 [0048] 在一些实施例中，形成光刻胶部件218的工艺包括通过合适的工艺（诸如旋涂）在硬掩模层216的上方形成光刻胶层（未示出），然后，对光刻胶层进行曝光和显影以形成被间距S分隔开的光刻胶部件218（参考图3）。光刻胶部件218部分地露出下层硬掩模层216。此外，可选择性地在硬掩模层216和光刻胶层之间形成抗反射涂层（ARC）（未示出），以改进图案化工艺。 [0049] 参考图4，实施去除工艺以去除硬掩模层216中未被光刻胶部件218覆盖的部分，从而将光刻胶部件218的图案转印到下层的硬掩模层216。在一些实施例中，去除工艺包括使用卤素基气体（例如Cl2、CHF3、CH3F、C4F8、CF4、SF6、CF3Cl或它们的混合物）进行的蚀刻工艺，以去除硬掩模层216的未覆盖部分。然后，蚀刻工艺停止于下层覆盖层214并露出覆盖层214的一部分。 [0050] 参考图5，然后通过单次或多次去除工艺图案化覆盖层214和反射层212的一部分，以形成开口220。开口220在图案化反射层212内具有宽度W2且在图案化覆盖层214内具有宽度W1。在一些实施例中，宽度W1大于宽度W2。在本实施例中，宽度W1与宽度W2的比率介于约1至约2的范围内。 [0051] 在本实施例中，通过单次干蚀刻工艺形成开口220。在干蚀刻工艺期间，在覆盖层214和反射层212之间产生蚀刻选择比，例如对覆盖层214的蚀刻速率大于对反射层212的蚀刻速率。因此，通过干蚀刻工艺形成开口220，其中宽度W1大于宽度W2。在一些实施例中，使用氯基气体（例如，Cl2或CCl4）实施蚀刻工艺，以去除覆盖层214中未被图案化的硬掩模层 216覆盖的部分，从而露出下层反射层212的一部分。在一个实施例中，在蚀刻工艺期间，去除覆盖掩模层214之后，继续去除下层反射层的至少一部分。在另一个实施例中，通过与第二蚀刻工艺不同的单独的蚀刻工艺去除下层反射层212的至少一部分。在一些实施例中，通过使用Cl2、F2或它们的混合物去除反射层212。在一个实施例中，反射层212被部分地去除至约50nm至约300nm之间的厚度。在另一个实施例中，反射层212被完全地去除且停止于衬底 210的表面上。 [0052] 在硬掩模层216的蚀刻工艺之后、覆盖层214蚀刻工艺之后或反射层212的蚀刻工艺之后，可去除光刻胶部件218。在一些实施例中，通过实施现有技术中的已知的湿法剥离和/或等离子灰化去除光刻胶部件218。例如，可实施氧等离子灰化来去除光刻胶部件218。 [0053] 参考图6和图9，方法300继续进行步骤306，其中，吸收层222填充在开口220中、反射层212上方和硬掩模层216的顶面的上方。吸收层222是不透明的光遮蔽层，且其厚度介于约20nm至约500nm的范围内。在一个实施例中，吸收层222包括基本不含氧的钽基材料，诸如硅化钽基材料（以下称之为TaSi）、氮化钽硼基材料（以下称之为TaBN）和氮化钽基材料（以下称之为TaN）。在另一个实施例中，吸收层222包括钽基和氧基材料，诸如氧化和氮化钽和硅基材料（以下称之为TaSiON）、氧化硼钽基材料（以下称之为TaBO）、和氧化和氮化钽基材料（以下称之为TaON）。可使用PVD（诸如溅射和蒸发）、镀、CVD（诸如等离子体增强CVD（PECVD）、常压CVD（APCVD）、低压CVD（LPCVD）、高密度等离子体CVD（HDPCVD）、原子层CVD（ALCVD））、其他合适的沉积工艺、和/或它们的组合来沉积吸收层222。 [0054] 参考图7和图8，方法300继续进行步骤308，其中，对吸收层222实施去除工艺。去除吸收层222中位于开口220和硬掩模层216上方的部分，以在开口220中形成吸收体222’。在一些实施例中，吸收体222’的顶面基本上与硬掩模层216的顶面共平面。在可选实施例中，吸收体222’的顶面基本上低于硬掩模层216的顶面，但是高于硬掩模层216的底面。在一个实施例中，去除工艺可包括使用氟基研磨液的化学机械抛光（CMP）工艺。在另一个实施例中，去除工艺可包括使用CF4、Cl2或它们的组合的干蚀刻工艺。在其他实施例中，首先通过CMP工艺进行去除工艺，以去除吸收层222的一部分并且保留吸收层222中位于开口220和硬掩模层216上方的一部分。然后，提供干蚀刻工艺，以去除开口220上方额外的吸收层222，以形成吸收体222’。在CMP或干蚀刻工艺期间，硬掩模层216可用作停止层，以停止其上进行的CMP或干蚀刻工艺。 [0055] 参考图8，形成吸收体222’之后，去除硬掩模层216。在一些实施例中，去除工艺包括干蚀刻工艺。例如，使用卤素基蚀刻气体（包括含F气体（例如，CF4、SF6、CHF3）、含Cl气体（例如，Cl2、CCl4）、或含Br气体（例如，HBr、Br2））进行干蚀刻工艺。在蚀刻工艺期间，可在蚀刻气体中加入诸如He或Ar的稀释气体。在可选实施例中，去除工艺是湿蚀刻工艺或CMP。 [0056] 参考图10，以下将描述通过使用EUV掩模制造集成电路器件的方法400的流程图。方法400开始于步骤402，提供具有材料层的半导体衬底。方法400继续进行步骤404，以在材料层上方形成光刻胶层。然后，方法400继续进行步骤406，以通过使用上述光刻工艺中描述的EUV掩模来图案化光刻胶层。方法400继续进行步骤408，以通过将图案化的光刻胶层用作蚀刻掩模来图案化材料层。 [0057] 值得注意的是，很容易清洗具有平坦表面的EUV掩模。此外，很容易对具有平坦表面的EUV掩模进行灰尘监测工艺。另外，通过T形吸收体可提高光学性能（例如对比度），且很容易控制制造T形吸收体的蚀刻工艺。 [0058] 值得注意的是，通过使用EUV掩模处理的集成电路器件可以防止掩模上的不期望的灰尘被转印到芯片上。 [0059] 值得注意的是，以上结合图2至图8描述的方法仅为示例性的。本领域普通技术人员能够修改该方法的流程以获得期望的EUV光掩模。例如，用于去除部分吸收层222的去除工艺可形成吸收体222’，其顶面略低于或高于硬掩模层216的顶面。 [0060] 在又一个其他实施例中，在去除工艺期间，可去除硬掩模层216，从而使得吸收体222’的顶面可基本上与覆盖层214的顶面大致齐平。 [0061] 在一个实施例中，制造极紫外光掩模的方法包括：提供掩模，该掩模依次包括衬底、反射层和覆盖层；形成具有位于覆盖层中的第一部分和反射层的至少一部分内的第二部分的开口，其中，第一部分的宽度大于第二部分的宽度；在开口中和覆盖层的顶面上方形成吸收层；以及去除吸收层的至少一部分，而保留吸收层的另一部分，从而形成吸收体。 [0062] 在其他实施例中，一种极紫外光掩模包括：位于衬底上方的反射层、位于反射层上方的覆盖层以及位于覆盖层和反射层中的吸收体。吸收体中位于覆盖层中的部分的宽度大于吸收体中位于反射层内的部分的宽度。 [0063] 在又一个实施例中，一种形成集成电路的方法包括：通过在衬底上方形成反射层、在反射层上方形成覆盖层以及在覆盖层和反射层中形成吸收体来形成光掩模；在衬底上形成层；以及在光刻步骤中使用光掩模来图案化该层。吸收体中位于覆盖层中的部分的宽度大于吸收体中位于反射层内的吸收体的的宽度。 [0064] 上面论述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或修改其他用于达到与本文所介绍的实施例相同目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以对本发明作出多种变化、替换以及改变。 |
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