一种多阵元声纳信号采集电路 |
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| 申请号 | CN201610152574.X | 申请日 | 2016-03-17 | 公开(公告)号 | CN105699957A | 公开(公告)日 | 2016-06-22 |
| 申请人 | 天津超智海洋科技有限公司; | 发明人 | 张晓峻; | ||||
| 摘要 | 本 发明 涉及一种多阵元声纳 信号 采集 电路 ，包括：信号调理电路，输入端连接换能器，输出端连接A/D转换电路；A/D转换电路，输入端连接信号调理电路，输出端连接信号 锁 存电路；信号锁存电路，输入端连接A/D转换电路，输出端连接FPGA电路和DSP检测电路；FPGA电路，输入端连接数据传输总线，输出端连接DSP检测电路、A/D转换电路和数据上传电路；DSP检测电路，输入端连接数据传输总线和FPGA电路；数据上传电路，输入端连接FPGA电路，输出端连接仪器舱内的并行 数据处理 部分。本发明的优点体现在：减少了 偶次谐波 的产生，消除了系统共模噪声；可滤除高频噪声；采集 精度 高、动态范围大；电路结构合理，成本低；适合点对点长距离通信且传输速率快。 | ||||||
| 权利要求 | 1.一种多阵元声纳信号采集电路，其特征在于，包括信号调理电路、A/D转换电路、信号锁存电路、FPGA电路、DSP检测电路和数据上传电路： |
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| 说明书全文 | 一种多阵元声纳信号采集电路技术领域背景技术[0002] 随着海洋开发和水下探测需求的日益增加，高分辨率剖面声纳的研究越来越受到重视。 发明内容[0004] 本发明的目的是针对现有技术中的不足，提供一种高精度、低噪声影响、传输距离长的多阵元声纳信号采集电路。 [0005] 为实现上述目的，本发明公开了如下技术方案： [0006] 一种多阵元声纳信号采集电路，包括信号调理电路、A/D转换电路、信号锁存电路、FPGA电路、DSP检测电路和数据上传电路： [0007] 信号调理电路，输入端连接换能器，输出端连接A/D转换电路，对换能器接收到的模拟信号进行放大和滤波，并应A/D转换器要求完成对输入模拟单端信号的1倍增益差分转换； [0008] A/D转换电路，输入端连接信号调理电路，输出端连接信号锁存电路，将滤波后的模拟信号经A/D转换器量化为12位数字信号； [0009] 信号锁存电路，输入端连接A/D转换电路，输出端连接FPGA电路和DSP检测电路，将采集到的18路信号同时锁存到各自的触发器中，触发器的输出口复用一套数据传输总线，通过对各路触发器的时序控制，将触发器内锁存的数据按照一定时序顺次读出； [0010] FPGA电路，输入端连接数据传输总线，输出端连接DSP检测电路、A/D转换电路和数据上传电路，完成对前端ADC、锁存器的时序逻辑控制，以及对采集到的数据进行数据缓冲、符号扩展和数据打包功能，并通过数据上传电路的时序控制将数据输出； [0011] DSP检测电路，输入端连接数据传输总线和FPGA电路，利用CCS的在线调试功能对验证ADC的数据转换功能的实现并对采集到的数据进行校验； [0013] 进一步的，所述A/D转换电路转换后的数据通过同一套数据传输总线上传的数据传输方式，即完成18通道ADC同步采集数据，经锁存器缓冲后分时传递给FPGA电路或DSP检测电路。 [0014] 进一步的，所述信号处理电路包括信号放大电路以及单端信号转差分信号电路： [0015] 信号放大电路，包括两级放大电路，第一级放大电路采用同相放大，第二季放大电路采用反相放大；第一级放大电路和第二级放大电路均为10倍放大； [0017] 进一步的，在差分信号的两个输出端均采用了下限截止频率为100kHz的巴特沃斯二阶低通滤波电路，增益为1，其集成运放采用OPA2822芯片。 [0018] 进一步的，所述A/D转换电路采用ADS804模数转换器。 [0019] 进一步的，所述信号锁存电路的锁存器为边沿16位三态D触发器SN74LVTH16374芯片，包含两个独立的输出使能控制信号OE1、OE2和输入信号锁存始终信号CP1、CP2，如果OE为低电平，则输出端输出锁存的数据；如果OE为高电平，则输出端为高阻状态；如果CP和OE均为低电平则输出端的数据保持不变。 [0020] 进一步的，所述DSP检测电路由DSP-TMS320VC33完成；DSP检测电路和FPGA电路之间的数据传输是通过DSP的外部数据总线、地址总线和控制总线实现，二者之间的通信采用命令字的方式。 [0021] 进一步的，所述数据上传电路采用的芯片为可点对点长距离串行高速通信的CY7B923。 [0022] 本发明公开的一种多阵元声纳信号采集电路，具有以下有益效果： [0023] 1.采用差分信号输入的A/D转换器，减少了偶次谐波的产生，充分地消除了系统共模噪声； [0024] 2.可滤除高频噪声； [0025] 3.采集精度高、动态范围大； [0026] 4.电路结构合理，成本低； [0029] 图2是信号放大电路原理图； [0030] 图3是单端信号转差分信号电路原理图； [0031] 图4是二阶低通滤波电路原理图； [0032] 图5是A/D转换电路图； [0033] 图6是信号锁存电路原理图； [0035] 图8是数据上传接口电路图。 具体实施方式[0036] 下面结合实施例并参照附图对本发明作进一步描述。 [0037] 请参见图1。一种多阵元声纳信号采集电路，包括信号调理电路、A/D转换电路、信号锁存电路、FPGA电路、DSP检测电路和数据上传电路： [0038] 信号调理电路，输入端连接换能器，输出端连接A/D转换电路，对换能器接收到的模拟信号进行放大和滤波，并应A/D转换器要求完成对输入模拟单端信号的1倍增益差分转换； [0039] A/D转换电路，输入端连接信号调理电路，输出端连接信号锁存 电路，将滤波后的模拟信号经A/D转换器量化为12位数字信号； [0040] 信号锁存电路，输入端连接A/D转换电路，输出端连接FPGA电路和DSP检测电路，将采集到的18路信号同时锁存到各自的触发器中，触发器的输出口复用一套数据传输总线，通过对各路触发器的时序控制，将触发器内锁存的数据按照一定时序顺次读出； [0041] FPGA电路，是数据采集系统的核心部分，输入端连接数据传输总线，输出端连接DSP检测电路、A/D转换电路和数据上传电路，FPGA选用的是ALTERA公司EP1K30TC144-3，完成对前端ADC、锁存器的时序逻辑控制，以及对采集到的数据进行数据缓冲、符号扩展和数据打包功能，并通过数据上传电路的时序控制将数据输出； [0042] DSP检测电路，输入端连接数据传输总线和FPGA电路，利用CCS的在线调试功能对验证ADC的数据转换功能的实现并对采集到的数据进行校验； [0043] 数据上传电路，输入端连接FPGA电路，输出端连接仪器舱内的并行数据处理部分，完成与水下信号处理单元的DSP并行处理板的数据通信功能。 [0044] 本实施例中，所述A/D转换电路转换后的数据通过同一套数据传输总线上传的数据传输方式，即完成18通道ADC同步采集数据，经锁存器缓冲后分时传递给FPGA电路或DSP检测电路。 [0045] 本实施例中，所述信号处理电路包括信号放大电路以及单端信号转差分信号电路： [0046] 信号放大电路如图2所示，采用两级放大，为了有效地防止放大 电路的自激，采用混合的方式，即第一级放大电路采用同相放大，第二季放大电路采用反相放大；而在放大倍数方面，第一级、第二级均为10倍放大，即20dB，这样信号调理板前、后两级放大一共有40dB的增益。R5、R6、R7与U2A构成第一级放大，R5采用1KΩ，R6采用10KΩ，R7采用910Ω，U2A为OPA2822U的一部分。R5与R6决定了第一级放大器的放大倍数，R7为平衡电阻。R5、R6、R7与U2A构成第一级放大，R5采用1KΩ，R6采用10KΩ，R7采用910Ω，U2A为OPA2822U的一部分。R5与R6决定了第一级放大器的放大倍数，R7为平衡电阻。R9、R10、R11与U2B构成第二级放大，R9采用1KΩ，R10采用10KΩ，R11采用910Ω，U2B为OPA2822的一部分。R9与R10决定了第一级放大器的放大倍数，R11为平衡电阻。C2为耦合电容滤除信号中的直流分量，使得前、后级能够很好的耦合在一起，取0.1uF。R8为匹配电阻取100Ω，调节和后级之间的阻抗匹配。 [0047] 单端信号转差分信号电路如图3所示，本发明为了减少偶次谐波的产生，充分地消除系统共模噪声，采用了信号输入端为差分信号输入的A/D转换器，这就需要将单端的输入信号转换成差分信号提供给ADC。同时要求运放本身的噪声很小，这样才不会对ADC的精度产生过大的影响。在设计中，选用双运放OPA2822作为电路的放大器，同向输出端采用的是电压跟随电路，反向输出端采用的是增益为1的反向放大电路。图3中C5和C10为高频滤波电容，容值取22puF。R2、R3、R5、R8、R12设定电路的增益，阻值取392Ω。U1A与U1B采用OPA2822U与电阻R2、R3、R5、R8、R12构成反馈将单端信号转 换成双端信号。 [0048] 本实施例中，针对输入信号频率范围为35～65kHz，中心频率为50kHz，为了滤除高频噪声，在差分信号的两个输出端均采用了下限截止频率为100kHz的巴特沃斯二阶低通滤波电路，增益为1，其集成运放采用OPA2822芯片。电阻R6与电容C6构成高通滤波器，R6取365Ω，C6取0.05uF。电阻R5与电容C7构成低通滤波器，R5取365Ω，C7取0.05uF。U2B运放采用OPA2822U。C8为耦合电容滤除直流信号，取0.1uf。R7为匹配电阻，取值1KΩ。 [0049] 本实施例中，A/D转换电路见图5。滤波后的模拟信号经A/D变换器量化为12位数字信号。由于通道数较多，要求采集的精度高，动态范围大(12位A/D采样)，同时考虑到采集系统机械机构、以及成本等要求，因而本发明将A/D转换后的数据通过同一套数据总线上传的数据传输方式，也就是完成18通道ADC同步采集数据，经锁存器锁存缓冲后分时传递给FPGA或检测电路的功能。所述A/D转换电路采用ADS804模数转换器。图中R27、R28、c12配置ADS804的基准电压，选择电源作为基准电压，R27取10KΩ，R28取5KΩ，C12选用104电容。电阻R25、R26和电容C8、C11、C9、C10组成电源滤波电路，电阻R25和电阻R26选用100Ω，电容C8、C11选用104，电容C9和C10选用10uf。 [0050] 为了节省PCB板空间，本发明设计了锁存电路，采用TI公司的边沿16位三态D触发器SN74LVTH16374芯片，设计的思想是将采集到的18路信号同时锁存到各自的触发器中，触发器的输出口复用一 套传输总线，通过对各路触发器的时序控制，将触发器内锁存的数据按照一定时序顺次读出。SN74LVTH16374是一种16位、D触发器型的、具有3态输出端的锁存器，包含两个独立的输出使能控制信号OE1、OE2和输入信号锁存始终信号CP1、CP2，CP(时钟信号)的上升沿锁存输入的数据，如果OE为低电平，则输出端输出锁存的数据；如果OE为高电平，则输出端为高阻状态；如果CP和OE均为低电平则输出端的数据保持不变。图5中C19，C20滤除电源噪声，选用0.1uF。 [0051] 本实施例中，所述DSP检测电路由DSP-TMS320VC33完成；DSP的引入也增强了该数据采集系统的通用性和灵活的扩展能。在本系统中，由FPGA完成对数据采集系统的逻辑控制，由DSP完成对采集到数据的校验工作。DSP检测电路和FPGA电路之间的数据传输是通过DSP的外部数据总线、地址总线和控制总线实现，二者之间的通信采用命令字的方式，即用不同的地址信号区分不同的操作方式，因此DSP与FPGA连接时采用了DSP外部低8位的地址总线，此时总共有28＝256种不同的命令字，FPGA选择了其中的一部分命令字进行译码处理，译码后去执行各种功能。 [0052] 本实施例中，所述数据上传电路采用的芯片为可点对点长距离串行高速通信的CY7B923(Cypress公司的HOTLNIK发送器CY7B923)。该芯片适用于点对点长距离串行高速通信，采用基带传输通信方式，并支持带电热插拔。其优点是成本低、安装方便。适用于光纤、同轴电缆以及双绞线作为传输介质。最大传输距离(330Mbps的参考值)为。光纤几千米，同轴电缆150米，屏蔽双绞线80米， 非屏蔽双绞线40米。8B/10B编码传输或不编码直传，传输速度为160、330、400Mbps三档。数据上传电路图见图8所示，图中C27、C28、C29为电源滤波电容，容值选用0.1uF，C31为外部配置电容，容值选用0.1F。R16、R17、R18、R19为CY7B923的工作模式配置电阻，阻值选用1K。R20、R21、C30为匹配电阻电容，电阻R20、R21选用270Ω，电容C30选用0.uF。 [0053] 以上所述仅是本发明的优选实施方式，而非对其限制；应当指出，尽管参照上述各实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，其依然可以对上述各实施例所记载的技术方案进行修改，或对其中部分或者全部技术特征进行等同替换；而这些修改和替换，并不使相应的技术方案的本质脱离本发明各实施例技术方案的范围。 |
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