一种用于TIADC采样时间误差校准的数字提取电路 |
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| 申请号 | CN202410127293.3 | 申请日 | 2024-01-30 | 公开(公告)号 | CN117955497A | 公开(公告)日 | 2024-04-30 |
| 申请人 | 上海奥令科电子科技有限公司; | 发明人 | 王昕宇; 唐杰; | ||||
| 摘要 | 本 发明 公开一种TIADC 采样 时间误差校准的数字提取 电路 ，涉及 模数转换 器 技术领域，所述数字提取电路包括：TIADC 数模转换 器、M个特定 滤波器 和采样误差提取模 块 ；TIADC 数模转换器 包括多相时钟、M个采样 开关 和M个量化转换模块；多相时钟产生M个分频时钟，从而触发采样开关导通，对输入数据进行采样；量化转换模块对接收到的采样数据进行量化，得到数字码值，并将数字码值发送给对应的特定滤波器；特定滤波器对接收到的数字码值进行滤波处理，得到校准输入 信号 ；采样误差提取模块基于M个校准 输入信号 ，确定各采样开关的失配信息。本发明能为采样时间误差校准提供稳定可信的数字提取数据，避免校准失配，校准不稳定等问题。 | ||||||
| 权利要求 | 1.一种用于TIADC采样时间误差校准的数字提取电路，其特征在于，所述数字提取电路包括：TIADC数模转换器、M个特定滤波器和采样误差提取模块；所述TIADC数模转换器包括多相时钟、M个采样开关和M个量化转换模块；M>1； |
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| 说明书全文 | 一种用于TIADC采样时间误差校准的数字提取电路技术领域背景技术[0002] 模数转换器(ADC)是连接模拟和数字系统的桥梁，是现代信号处理系统的重要组成部分，广泛应用于通信、雷达、测试仪器等领域。时间交织(Time Interleaved‑ADC，TIADC)可以突破单个ADC器件的性能限制，成倍提高系统采样频率，满足各行业的高速、大宽带需求。此外，相同采样频率情况下，TIADC较单个ADC在成本和功耗等性能上也具有很大的优势。但是TIADC的多个子ADC之间会存在采样时间失配，该失配会引入杂波从而干扰TIADC的性能。业界对TIADC的采样的时间偏差难以可靠的提取以及稳定的校准，特别是当前很多研究都是基于单音校准方案，而实际ADC主要用于宽带或者多音信号。因此，当TIADC用于全带宽、跨奈奎斯特区域等场景，采样时间误差校准能够根据不同类型通信信号准确、稳定提取失配偏差信息有着重要的价值，可适用不同PVT环境下TIADC的稳定输出性能。 [0003] TIADC在校准采样时间失配误差方面，已有多种方法被提出，根据处理的信号域可分为模拟校准、数模混合校准以及全数字校准。除了模拟域校准，数模混合校准和全数字校准通常都需要从ADC输出的数据中提取多路ADC之间的采样时间偏差，通过数字域重构偏差并进行补偿，或者通过提取时刻偏差直接送到模拟采样时钟控制电路进行精细的时刻补偿，详细校准结构框图如图2和图3所示。 [0004] 全数字以及混合校准都需要从ADC量化的数据中提取相应采样时刻偏差，然后相应的通过模拟域/数字域进行补偿，即构成完整采样时间误差校准。这两类校准方案详细实现已有多种被提出，最早2002年Jamal提出基于相关计算对采样时刻偏差进行提取，无法向更多通道甚至任意通道扩展；2006年Chung‑Yi Wang等人提出在通道之间做过零检测来提取采样偏差，但高频下不理想；2014年Luke Wang提出了两通道的绝对值差值计算(或者说数据的符号分布统计特性)提取采样偏差；2015年Dengquan Li的后台校准对相关提取做了多通道应用；2017年HamidrezaMafi等根据ADC输出邻道数据的概率密度CDF曲线等来提取采样误差，需要大量统计数据，校准随TIADC的通道数扩展导致输入信号频段有一定约束要求，否则提取的误差存在不同的符号特征。此外，业界还有其他多种采样误差数字提取电路，以上所有数字提取采样误差都存在着各种不足，但有一个共同的不足处：如图4所示，当TIADC有M个子通道(M可为2，3，4…自然正整数)，总采样率为fs时，单个子ADC的速率为fs/M，其TIADC输入信号为k×(fs/M)/2的频点(其k＝0，1，2…自然整数)，其采样误差提取会失效，无法正常反馈出采样失配的误差幅度指示以及误差方向指示。 发明内容[0005] 本发明的目的是提供一种用于TIADC采样时间误差校准的数字提取电路，为采样时间误差校准提供稳定可信的数字提取数据，避免校准失配，校准不稳定等问题。 [0006] 为实现上述目的，本发明提供了如下方案： [0007] 一种用于TIADC采样时间误差校准的数字提取电路，包括：TIADC数模转换器、M个特定滤波器和采样误差提取模块；所述TIADC数模转换器包括多相时钟、M个采样开关和M个量化转换模块；M>1； [0008] 所述多相时钟与各所述采样开关连接，一个所述量化转换模块分别与一个所述采样开关和一个所述量化转换模块连接，各所述量化转换模块分别与所述采样误差提取模块连接； [0009] 所述多相时钟用于产生M个分频时钟； [0010] 所述采样开关用于在对应的分频时钟的上升沿触发下导通，从而对输入数据进行采样，并将采样数据发送给对应的量化转换模块； [0011] 所述量化转换模块用于对接收到的采样数据进行量化，得到数字码值，并将所述数字码值发送给对应的特定滤波器； [0012] 所述特定滤波器用于对接收到的数字码值进行滤波处理，得到校准输入信号； [0013] 所述采样误差提取模块用于基于M个所述校准输入信号，确定各采样开关的失配信息。 [0014] 可选地，所述数字提取电路还包括：误差补偿电路；所述误差补偿电路分别与所述采样误差提取模块和所述多相时钟连接； [0015] 所述误差补偿电路用于根据所述采样开关的失配信息对所述多相时钟进行延时调节。 [0016] 可选地，所述滤波处理包括：对各所述数字码值滤除零频和fssub/2频点数据；fssub为量化转换模块的数据速率。 [0017] 可选地，所述特定滤波器为有限长单位冲激响应结构陷波器。 [0018] 可选地，所述有限长单位冲激响应结构陷波器的传递函数H1(z)为： [0019] H1(z)＝g*(1‑z‑1)p·(1+z‑1)q； [0020] 其中，p和q均为自然正整数；g为增益系数，z‑1为一个周期的数字延时。 [0021] 可选地，所述特定滤波器为无限长单位冲激响应结构陷波器。 [0022] 可选地，所述无限长单位冲激响应结构陷波器的传递函数H2(z)为： [0023] [0024] 其中，p、q、m和n均自然正整数；g为增益系数，0＜α＜1，0＜β＜1。 [0025] 根据本发明提供的具体实施例，本发明公开了以下技术效果： [0026] 本发明公开了一种用于TIADC采样时间误差校准的数字提取电路，包括：TIADC数模转换器、M个特定滤波器和采样误差提取模块；TIADC数模转换器包括多相时钟、M个采样开关和M个量化转换模块；多相时钟与各采样开关连接，一个量化转换模块分别与一个采样开关和一个量化转换模块连接，各量化转换模块分别与采样误差提取模块连接；多相时钟用于产生M个分频时钟；采样开关用于在对应的分频时钟的上升沿触发下导通，从而对输入数据进行采样，并将采样数据发送给对应的量化转换模块；量化转换模块用于对接收到的采样数据进行量化，得到数字码值，并将数字码值发送给对应的特定滤波器；特定滤波器用于对接收到的数字码值进行滤波处理，得到校准输入信号；采样误差提取模块用于基于M个校准输入信号，确定各采样开关的失配信息。本发明在TIADC数模转换器和采样误差提取模块之间设置特定滤波器，能为采样时间误差校准提供稳定可信的数字提取数据，避免校准失配，校准不稳定等问题。附图说明 [0027] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。 [0028] 图1为本发明实施例提供的用于TIADC采样时间误差校准的数字提取电路结构示意图； [0029] 图2为现有的TIADC全数字校准结构示意图； [0030] 图3为现有的TIADC混合校准结构示意图； [0031] 图4为M通道的TIADC采样时间失配示意图； [0032] 图5为全数字前馈校准系统结构示意图； [0033] 图6为全数字反馈校准系统结构示意图； [0034] 图7为数模混合校准系统结构示意图； [0035] 图8为FIR滤波器实现框图； [0036] 图9为IIR滤波器实现框图； [0037] 图10为IIR滤波器频谱响应示意图； [0038] 图11为不加滤波器的4路TIADC的数字相关提取后的误差幅度示意图； [0039] 图12为不加滤波器的4路TIADC的数字相关提取后的误差幅度的fs/8频点处的放大示意图； [0040] 图13为加滤波器的4路TIADC的数字相关提取后的误差幅度示意图； [0041] 图14为加滤波器的4路TIADC的数字相关提取后的误差幅度的fs/8频点处的放大示意图。 具体实施方式[0042] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。 [0043] 本发明的目的是提供一种用于TIADC采样时间误差校准的数字提取电路，旨在为采样时间误差校准提供稳定可信的数字提取数据，避免校准失配，校准不稳定等问题。 [0044] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。 [0045] 图1为本发明实施例提供的用于TIADC采样时间误差校准的数字提取电路流程示意图。如图1所示，本实施例中的用于TIADC采样时间误差校准的数字提取电路，包括：TIADC数模转换器、M个特定滤波器和采样误差提取模块；TIADC数模转换器包括多相时钟、M个采样开关和M个量化转换模块；M>1。 [0046] 多相时钟与各采样开关连接，一个量化转换模块分别与一个采样开关和一个量化转换模块连接，各量化转换模块分别与采样误差提取模块连接。 [0047] 多相时钟用于产生M个分频时钟。 [0048] 采样开关用于在对应的分频时钟的上升沿触发下导通，从而对输入数据进行采样，并将采样数据发送给对应的量化转换模块。 [0049] 量化转换模块用于对接收到的采样数据进行量化，得到数字码值，并将数字码值发送给对应的特定滤波器。 [0050] 具体的，TIADC的工作原理包括： [0051] 具有M个通道的模拟TIADC包括M个采样开关(S/H)与相应的量化转换模块(Sub‑ADC)和多相时钟。多相时钟CLK_PHj(j＝1，2，…，M)由总的CLK时钟分频生成，其CLK_PH2相比于CLK_PH1延后一个CLK的周期时间T，CLK_PH3相比于CLK_PH2延后一个CLK的周期时间T，…，CLK_PHM相比于CLK_PHM‑1延后一个CLK周期时间T。由多相时钟CLK_PHj上升沿触发控制第j个通道的采样开关导通，即每次间隔周期时间T，实现一次对数据x(t)的采样和量化转化。M个通道上的量化转换模块输出的ADC量化后的数字码值依次为y[k*M+1]、y[k*M+2]、…、y[k*M+M]，k为标记的采样时间轴，k＝…、‑2、‑1、0、1、…。最终TIADC体现为每间隔T进行一次高速量化，而每个通道上的Sub‑ADCj(j＝1，2，…，M)的量化时间间隔为MT，实现了单个ADC速率不变但整体TIADC的速率提高M倍的采样量化。例如，M＝8的TIADC，其最高采样率fs为4GHz，周期时间T＝1/fs＝250ps；那么每个量化转换模块量化的数据速率fssub为 4GHz/8＝500MHz，周期时间Tssub为250ps×8＝2000ps。当每次采样导通的多项时钟CLK_PHj之间的时间间隔CLK不为周期时间T，即产生了采样时间误差失配，如图2所示，以Sub‑ADC1为基准，其余M‑1个非基准通道的采样时刻相比于理想采样位置的失配为ΔTj，其j＝1， 2，…，M‑1。 [0052] 特定滤波器用于对接收到的数字码值进行滤波处理，得到校准输入信号。 [0053] 具体的，Sub‑ADCj的数字码值y[k*M+j]在输送到采样误差提取模块前，需要先利用特定滤波进行数据滤波处理，即对于每个Sub‑ADCj的量化数据流{…，y[‑2M+j]，y[‑M+j]，y[j]，y[M+j]，y[2M+j]…}进行独立滤波，最终得到不受干扰的校准输入信号，其滤波器输出标记为yj路(j＝1，2，…，M，k＝…、‑2、‑1、0、1、…)，其M路的特定滤波器完全独立，每路的特定滤波器实现不耦合。该特定滤波器功能上主要实现对Sub‑ADCj的数据流滤除零频以及子通道的fssub/2频点数据。 [0054] 采样误差提取模块用于基于M个校准输入信号，确定各采样开关的失配信息。 [0055] 具体的，误差提取模块对y1、y2、…、yj、…、yM中多个通道数据组合数学运算处理，得到采样开关的失配信息ΔTj，即实现对M‑1个非基准通道的采样延时误差提取。该采样误差最终可用于数字域的导数滤波器补偿模块进行补偿，或用在模拟域对TIADC采样失配的源头多相时钟CLK_PHj(j＝，2，…，M)进行延时调节，实现精准采样周期时间为T的理想化需求。 [0056] 进一步，如图5‑图7所示，详细举例了全数字前馈校准、全数字反馈校准、数模混合校准三类典型的校准系统，其特定滤波器所处系统位置所在，即放置在误差提取模块前。该特定滤波器放置在校准支路，对TIADC的主路径正常工作输出的幅度、相位均无影响。本发明适用于TIADC数模转换器，其数字采样误差提取不限相关方法、过零检测、数据的概率分布统计等，对于任意数字域的采样误差提取均可适用。 [0057] 作为一种可选的实施方式，数字提取电路还包括：误差补偿电路；误差补偿电路分别与采样误差提取模块和多相时钟连接。 [0058] 误差补偿电路用于根据采样开关的失配信息对多相时钟进行延时调节。 [0059] 作为一种可选的实施方式，滤波处理包括：对各数字码值滤除零频和fssub/2频点数据；fssub为量化转换模块的数据速率。 [0060] 作为一种可选的实施方式，特定滤波器为有限长单位冲激响应结构陷波器。 [0061] 作为一种可选的实施方式，有限长单位冲激响应(Finite Impulse Response，FIR)结构陷波器的传递函数H1(z)为： [0062] H1(z)＝g*(1‑z‑1)p·(1+z‑1)q。 [0063] 其中，p和q均为自然正整数；g为不为0的增益系数，z‑1为一个周期的数字延时。 [0064] 具体的，整个FIR数字工作的时钟速率与单个Sub‑ADC的数据速率保持一致。当g＝‑21，p＝1，q＝1，即传递函数为H(z)＝1‑z 时，其FIR数字实现框如图8所示。 [0065] 作为一种可选的实施方式，特定滤波器为无限长单位冲激响应结构陷波器。 [0066] 作为一种可选的实施方式，无限长单位冲激响应(Infinite Impulse Response，IIR)结构陷波器的传递函数H2(z)为： [0067] [0068] 其中，p、q、m和n均自然正整数；g为不为0的增益系数，0＜α＜1，0＜β＜1。 [0069] 具体的，举例推荐g＝1，p＝m＝1，q＝n＝1，β＝α时，传递函数为 0＜μ＜1，其IIR数字实现框如图9所示。当μ＝1/64时，滤波器传递函数的频谱响应如图10所示，即在频谱上可以显著发现对0频以及fssub/2频点有陷波特性。图10中纵轴为强度，横轴为归一化频率。 [0070] 本发明可有效解决采样时刻误差提取在特殊频点异常的问题，提高校准的稳定性以及后台实时跟踪模拟TIADC的稳定性。本发明是TIADC的全数字类、数模混合类采样偏差校准等用于对随机通信系统的一种关键应用。最终可彻底解决掉采样时刻校准的缺陷问题，提高了ADC在不同工艺电压温度PVT下的性能一致性。 [0071] 为了验证本发明的优势，还提供了4通道TIADC的数字相关计算提取某一通道采样误差大小的具体实施例。没有加特定滤波器获取的采样延时误差随ADC不同的输入频率的变化特征如图11‑图12所示，可以明显看见其在k*fs/8频点附近失效(k＝…‑2，‑1，0，1，2…整数)，提取的相关幅值其符号+‑多变，提取的误差幅值的正负极性表现为振荡不可信，无法表征采样误差超前或者滞后的符号特征；加了该类陷波器后，获取的采样延时误差幅度没有跨零的异常符号指示，如图13‑图14所示，适合于ADC的正常校准，特别是宽带信号校准避免掉特殊频点，减弱了该频点以及附近的误差提取异常，校准结果值具有更稳定的正负极性表征特性。 [0073] 本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的电路及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。 |
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