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基于快闪式模拟数字转换的时间交错式模拟数字转换器
申请号	CN202211248620.8	申请日	2022-10-12	公开(公告)号	CN117914314A	公开(公告)日	2024-04-19
申请人	瑞昱半导体股份有限公司;			发明人	黄诗雄;
摘要	时间交错式模拟数字转换器包含多个电容阵列电路、快闪式模拟数字转换器、多个第一与第二电路、转换器与编码器电路。多个电容阵列电路取样输入信号，并根据第一量化信号产生多个第一残值信号。快闪式模拟数字转换器取样输入信号并产生第一量化信号。多个第一电路自电容阵列电路传递第一残值信号。转换器根据第一与第二残值信号执行信号转换，以产生第二量化信号。多个第二电路自电容阵列电路传递第二残值信号到转换器。电容阵列电路还响应该信号转换而产生第二残值信号。编码器电路根据该些第一量化信号中的一者与第二量化信号产生数字输出。
权利要求	1.一种时间交错式模拟数字转换器，包含：多个电容阵列电路，用以按序取样一输入信号，并根据多个第一量化信号产生多个第一残值信号；快闪式模拟数字转换器电路系统，用以取样该输入信号并按序产生所述多个第一量化信号；多个第一传递电路，用以根据多个第一控制信号按序自所述多个电容阵列电路传递所述多个第一残值信号；一转换器电路系统，用以根据所述多个第一残值信号中的一第一信号以及多个第二残值信号中的一第二信号执行一噪声整形式信号转换，以产生一第二量化信号；多个第二传递电路，用以根据多个第二控制信号按序自所述多个电容阵列电路传递所述多个第二残值信号到该转换器电路系统，其中所述多个电容阵列电路还响应该噪声整形式信号转换而产生所述多个第二残值信号；以及一编码器电路，用以根据所述多个第一量化信号中的一对应信号与该第二量化信号产生一数字输出。 2.如权利要求1所述的时间交错式模拟数字转换器，其中所述多个电容阵列电路中的一电容阵列电路与该快闪式模拟数字转换器电路系统同时对该输入信号进行取样。 3.如权利要求1所述的时间交错式模拟数字转换器，其中该快闪式模拟数字转换器电路系统包含多个快闪式模拟数字转换器电路，且所述多个快闪式模拟数字转换器电路用以按序地取样该输入信号，并根据取样到的该输入信号产生所述多个第一量化信号。 4.如权利要求3所述的时间交错式模拟数字转换器，还包含：一控制逻辑电路，用以根据该对应信号产生一数字码，其中，所述多个电容阵列电路中的一电容阵列电路还用以根据该数字码产生所述多个第一残值信号中的一第一残值信号，且该编码器电路还用以根据该数字码与该第二量化信号产生该数字输出。 5.如权利要求3所述的时间交错式模拟数字转换器，其中所述多个快闪式模拟数字转换器电路的数量相同于所述多个电容阵列电路的数量。 6.如权利要求1所述的时间交错式模拟数字转换器，还包含：一控制逻辑电路，用以根据该对应信号产生一数字码，并根据多个致能信号输出该数字码到所述多个电容阵列电路中的一对应电容阵列电路，其中，所述多个电容阵列电路中的该对应电容阵列电路还根据该数字码产生所述多个第一残值信号中的一对应第一残值信号，且该编码器电路还用以根据该数字码与该第二量化信号产生该数字输出。 7.如权利要求1所述的时间交错式模拟数字转换器，其中该转换器电路系统在一转换期间根据该第一信号与该第二信号执行该噪声整形式信号转换，该第一信号来自所述多个电容阵列电路中的一第一电容阵列电路，所述多个电容阵列电路中的一第二电容阵列电路在一取样期间对该输入信号进行取样，且该转换期间与该取样期间部分重叠。 8.如权利要求7所述的时间交错式模拟数字转换器，其中该转换期间久于该取样期间。 9.如权利要求1所述的时间交错式模拟数字转换器，其中该转换器电路系统在一第一转换期间根据该第一信号以及该第二信号执行该噪声整形式信号转换，该快闪式模拟数字转换器电路系统在一第二转换期间产生所述多个第一量化信号，且该第一转换期间与该第二转换期间部分重叠。 10.如权利要求9所述的时间交错式模拟数字转换器，其中该第一转换期间久于该第二转换期间。
说明书全文	基于快闪式模拟数字转换的时间交错式模拟数字转换器技术领域 [0001] 本公开涉及时间交错式模拟数字转换器，尤其是基于快闪式模拟数字转换的时间交错式模拟数字转换器。背景技术 [0002] 模拟数字转换器常见于各种电子装置中，以转换模拟信号为对应数字信号以进行后续的信号处理。随着操作速度越来越快，模拟数字转换器转换信号的可操作期间越来越短。如此一来，将造成模拟数字转换器的部分电路(例如：取样电路、比较器电路等等)所需要的规格要求(例如：开关切换的速度、功率消耗等等)越来越高，进而使得适合高速应用的模拟数字转换器的电路实现难度明显增加。发明内容 [0003] 本发明于一些实施方式中，本公开的目的之一为(但不限于)提供一种基于快闪式模拟数字转换的时间交错式模拟数字转换器，以改善现有技术的不足。 [0004] 于一些实施方式中，时间交错式模拟数字转换器包含多个电容阵列电路、快闪式模拟数字转换器电路系统、多个第一传递电路、一转换器电路系统、多个第二传递电路以及编码器电路。多个电容阵列电路用以按序取样一输入信号，并根据多个第一量化信号产生多个第一残值信号。快闪式模拟数字转换器电路系统用以取样该输入信号并按序产生该些第一量化信号。多个第一传递电路用以根据多个第一控制信号按序自该些电容阵列电路传递该些第一残值信号。转换器电路系统用以根据该些第一残值信号中的一第一信号以及多个第二残值信号中的一第二信号执行一噪声整形式信号转换，以产生一第二量化信号。多个第二传递电路用以根据多个第二控制信号按序自该些电容阵列电路传递该些第二残值信号到该转换器电路系统，其中该些电容阵列电路还响应该噪声整形式信号转换而产生该些第二残值信号。编码器电路用以根据该些第一量化信号中的一对应信号与该第二量化信号产生一数字输出。 [0005] 有关本公开的特征、实作与技术效果，兹配合附图作优选实施例详细说明如下。附图说明 [0006] 图1A为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器的示意图； [0007] 图1B为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器的示意图； [0008] 图2A为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器的示意图； [0009] 图2B为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器的示意图； [0010] 图3为根据本公开一些实施例绘制的一种快闪式模拟数字转换器电路的示意图； [0011] 图4为根据本公开一些实施例绘制图1A或图1B中的时间交错式模拟数字转换器的操作时序的示意图；以及 [0012] 图5为根据本公开一些实施例绘制图2A或图2B中的时间交错式模拟数字转换器的操作时序的示意图。 [0013] 符号说明 [0014] 100,105,200,205：时间交错式模拟数字转换器 [0015] 110,111：电容阵列电路 [0016] 120：快闪式模拟数字转换器电路系统 [0017] 121～123,300：快闪式模拟数字转换器电路 [0018] 130：转换器电路系统 [0019] 131：噪声整形电路 [0020] 132：量化器电路 [0021] 135：加总电路 [0022] 141～142,T1～T2：传递电路 [0023] 150：控制逻辑电路 [0024] 160：编码器电路 [0025] 305：取样电路 [0026] 310：电压产生电路 [0027] 320[1]～320[n]：比较器电路 [0028] 330：编解码器电路 [0029] CK1C,CK2C,CK3C,CK1S,CK2S,CK3S：控制信号 [0030] CK1F,CK2F,CK1T,CK2T：控制信号 [0031] CKS1,CKS2：控制信号 [0032] D1,D2：数字码 [0033] D[1]～D[N]：决策信号 [0034] DO：数字输出 [0035] E1～E2：致能信号 [0036] S1[1]～S1[3],S2：量化信号 [0037] S10,S20：信号 [0038] SI：信号 [0039] T1,T2：传递电路 [0040] VIN：输入信号 [0041] VIN’：取样到的输入信号 [0042] VR1～VRN：电压 [0043] VREF1,VREF2：参考电压 [0044] b1～bn：位元 [0045] t1～t10：期间具体实施方式 [0046] 本文所使用的所有词汇具有其通常的含义。上述的词汇在普遍常用的字典中的定义，在本公开的内容中包含任一于此讨论的词汇的使用例子仅为示例，不应限制到本公开的范围与含义。同样地，本公开亦不仅以于此说明书所示出的各种实施例为限。 [0047] 关于本文中所使用的“耦接”或“连接”，均可指两个或更多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指两个或更多个元件相互操作或动作。如本文所用，用语“电路系统”可为由至少一电路形成的单一系统，且用语“电路”可为由至少一个晶体管与/或至少一个主被动元件按一定方式连接以处理信号的装置。 [0048] 如本文所用，用语“与/或”包含了列出的关联项目中的一个或多个的任何组合。在本文中，使用第一、第二与第三等等的词汇，是用于描述并辨别各个元件。因此，在本文中的第一元件也可被称为第二元件，而不脱离本公开的本意。为易于理解，于各附图中的类似元件将被指定为相同标号。 [0049] 于一些实施例中，部分电路的实施方式可参考第一文献(美国专利US 10,763,875)、第二文献(美国专利US 10,778,242)以及第三文献(美国专利US 10,790,843)中的相关电路，但该些电路的实施方式并不以上述文献提及的实施方式为限。 [0050] 图1A为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器100的示意图。于一些实施例中，时间交错式模拟数字转换器100主要基于快闪式模拟数字转换来产生数字输出DO。 [0051] 时间交错式模拟数字转换器100包含多个电容阵列电路110～111、快闪式模拟数字转换器电路系统120、转换器电路系统130、多个传递电路T1～T2、多个传递电路141～142、控制逻辑电路150以及编码器电路160。多个电容阵列电路110～111根据多个控制信号CKS1与CKS2按序取样输入信号VIN，并根据多个量化信号S1[1]～S1[2]产生多个信号S10与S20。例如，电容阵列电路110根据控制信号CKS1对输入信号VIN取样，并根据数字码D1(其为基于量化信号S1[1]产生)切换以产生信号S10。类似地，电容阵列电路111根据控制信号CKS2对输入信号VIN取样，并根据数字码D2(其为基于量化信号S1[2]产生)切换以产生信号S20。 [0052] 于一些实施例中，多个电容阵列电路110与111中每一者的实施方式可参考第一文献中的电容C1或是第二文献与第三文献中的电容阵列电路CT1，但本公开不以此为限。以电容阵列电路110为例，电容阵列电路110可包含多个开关(未示出)以及多个电容(未示出)。该些电容的多个第一端可经由一开关(其受控于控制信号CKS1)接收输入信号VIN，且该些电容的多个第二端可经由剩余的开关(后称特定开关)选择性地切换以接收不同参考电压，其中该些特定开关经由数字码D1的不同位元控制，且数字码D1是根据量化信号S1[1]产生。在取样期间，该些电容可存储相应于输入信号VIN的电荷。接着，在该些特定开关响应于数字码D1被切换后，该些电容上的残余电压可形成该时刻下的信号S10。依此类推，应可理解电容阵列电路111的相关设置方式。在另一些实施例中，该些电容的多个第一端可设置为输出信号S10，且该些电容的多个第二端可经由多个开关选择性地接收输入信号VIN、第一参考电压或第二参考电压，其中该第一参考电压与该第二参考电压可分别为第一文献、第二文献与/或第三文献中提及的参考电压Vrefp与参考电压Vrefn。于一些实施例中，多个信号S10以及S20中每一者可为第一文献、第二文献与/或第三文献中提及的节点N1上的信号，但本公开不以此为限。 [0053] 为方便理解，在本公开中，电容阵列电路110在经由数字码D1切换后所产生的信号S10以及电容阵列电路111在经由数字码D2切换后所产生的信号S20将称为多个“第一残值信号”。另外，在本公开中，电容阵列电路110与电容阵列电路111响应于转换器电路统130执行的噪声整形式信号转换所分别产生的信号S10以及信号S20将称为多个“第二残值信号”。 [0054] 快闪式模拟数字转换器电路系统120可取样输入信号VIN并产生多个量化信号S1[1]与S1[2]，其中量化信号S1[1]对应于电容阵列电路110，且量化信号S1[2]对应于电容阵列电路111。于此例中，快闪式模拟数字转换器电路系统120包含快闪式模拟数字转换器电路121与快闪式模拟数字转换器电路122。快闪式模拟数字转换器电路121根据控制信号CKS1对输入信号VIN取样，并根据控制信号CK1C将取样到的输入信号(例如为图3中的信号VIN’)转换为量化信号S1[1]。类似地，快闪式模拟数字转换器电路122根据控制信号CKS2对输入信号取样，并根据控制信号CK2C将取样到的输入信号(例如为图3中的信号VIN’)转换为量化信号S1[2]。 [0055] 在一些实施例中，控制信号CKS1与控制信号CK1S具有相同的致能期间，使得电容阵列电路110与快闪式模拟数字转换器电路121可同时对输入信号VIN取样。类似地，在一些实施例中，控制信号CKS2与控制信号CK2S具有相同的致能期间，使得电容阵列电路111与快闪式模拟数字转换器电路122可同时对输入信号VIN取样。 [0056] 控制逻辑电路150根据多个量化信号S1[1]与S1[2]中的一对应者产生数字码D1与数字码D2中的一对应者。例如，控制逻辑电路150可根据量化信号S1[1]产生数字码D1，并根据量化信号S1[2]产生数字码D2。于一些实施例中，控制逻辑电路150可由用来处理编码、冗余与/或错误(例如为，但不限于，泡沫错误)校正等等操作的多个数字电路实施。 [0057] 在一些实施例中，多个快闪式模拟数字转换器电路121与122中每一者可包含多个比较器电路(例如为图3的比较器电路320[1]～320[N])以及编解码器电路(例如为图3的编解码器电路330)。于此条件下，多个量化信号S1[1]与S1[2]可为该编解码器电路的输出。或者，于一些实施例中，多个快闪式模拟数字转换器电路121与122中每一者未包含该编解码器电路。于此条件下，多个量化信号S1[1]与S1[2]可为该些比较器电路的输出，且控制逻辑电路150可用来执行该编解码器电路的原有操作。上述关于控制逻辑电路150的设置方式与相关操作仅用于示例，且本公开并不以此为限。 [0058] 多个传递电路T1与T2用以根据多个控制信号CK1T与CK2T按序自多个电容阵列电路110与111传递该些信号S10与S20(即，多个第一残值信号)到转换器电路系统130。详细而言，多个传递电路T1与T2中每一者是在快闪式模拟数字转换器电路121与122中的一对应者产生对应的量化信号(例如为量化信号S1[1]或S1[2])后，根据多个控制信号CK1T以及CK2T中的一对应者从对应的电路阵列电路110或111将对应的信号S10或S20传递到转换器电路系统130。例如，在快闪式模拟数字转换器电路121产生量化信号S1[1]后，传递电路T1根据控制信号CK1T导通，以将电容阵列电路111上残余电压(即，该时刻的信号S10)输出为多个第一残值信号中的一者。依此类推，应可理解信号S20、快闪式模拟数字转换器电路122与传递电路T2之间的对应关系。于一些实施例中，各个传递电路T1～T2可由开关电路实施，但本公开并不以此为限。 [0059] 转换器电路系统130根据多个第一残值信号中的第一信号与多个第二残值信号中的第二信号执行噪声整形式信号转换，以产生量化信号S2。在一些实施例中，多个电容阵列电路110与11还响应于噪声整形式信号转换产生多个第二残值信号(即，该时刻的信号S10或S20)。举例来说，在传递电路T1传递信号S10给转换器电路系统130后，转换器电路系统130可执行噪声整形式信号转换。在此噪声整形式信号转换执行完后，电容阵列电路110上的信号S10(相当于电容阵列电路110在此时刻上的残余电压)为多个第二残值信号中的一者。或者，在传递电路T2传递信号S20给转换器电路系统130后，转换器电路系统130可执行噪声整形式信号转换。在此噪声整形式信号转换执行完后，电容阵列电路111上的信号S20(相当于电容阵列电路111在此时刻上的残值电压)为多个第二残值信号中的一者。转换器电路系统130可对多个第二残值信号中的一者(即，第二信号)进行处理，并根据处理后的结果(即，信号SI)以及第一信号执行进行量化以产生量化信号S2。 [0060] 多个传递电路141与142用以根据多个控制信号CK1F与CK2F按序自多个电容阵列电路110与111将多个第二残值信号传递到转换器电路系统130。如前所述，多个第二残值信号为多个电容阵列电路110与111响应于转换器电路系统130执行的噪声整形式信号转换所产生的信号。换言之，在噪声整形式信号转换被执行后，信号S10与信号S20中的一对应者即为多个第二残值信号中的一对应者。例如，当接续于量化信号S1[1]产生后所执行的噪声整形式信号转换完成后，传递电路141可根据控制信号CK1F导通以自电容阵列电路110转移信号S10为多个第二残值信号中的一对应者。或者，当接续于量化信号S1[2]产生后所执行的噪声整形式信号转换完成后，传递电路142可根据控制信号CK2F导通以自电容阵列电路111转移信号S20为多个第二残值信号中的一对应者。在一些实施例中，各个传递电路141与142可由一开关电路实施，但本公开并不以此为限。 [0061] 在一些实施例中，转换器电路系统130包含噪声整形电路131以及量化器电路132。噪声整形电路131耦接至多个传递电路141与142以按序接收多个第二残值信号，并处理该些第二残值信号中的第二信号以产生信号SI。量化器电路132可自多个传递电路T1～T2按序接收多个第一残值信号，并根据该些第一残值信号中的第一信号以及信号SI进行量化以产生量化信号S2。在此实施例中，量化器电路132可为具有超过2个输入端的比较器电路(未示出)。例如，比较器电路可包含两个输入对(其对应于前述的多个输入端)，其中一个输入对接收第一信号，另一个输入对接收信号SI，且比较器电路可根据第一信号以及信号SI的加总产生量化信号S2。于一些实施例中，噪声整形电路131可包含积分器电路以及用来存储第二信号的电路部分。于一些实施例中，多个传递电路141～142的实施方式可参考第三文献的图5A中的多个电容Cex5～Cex6，噪声整形电路131的实施方式可参考第三文献的图5A中的电路120(或电路122)，且量化器电路132的实施方式可参考第三文献的图5A中的电路 140A(或电路140B)，但本公开并不以此为限。 [0062] 编码器电路160用以根据多个量化信号S1[1]与S1[2]中的对应信号以及量化信号S2产生数字输出DO。如前所述，量化信号S[2]是根据多个第一残值信号中的第一信号以及多个第二残值信号中的第二信号产生。若上述的第一信号是由电容阵列电路110产生，多个量化信号S1[1]与S1[2]中的对应信号为量化信号S1[1](因产生量化信号S1[1]的快闪式模拟数字转换器电路系统120与电容阵列电路110为同时取样输入信号VIN，以分别产生量化信号S1[1]以及该第一信号)，且编码器电路160可组合数字码D1(其根据该对应信号(即，量化信号S1[1])产生)以产生数字输出DO。 [0063] 或者，若上述的第一信号是由电容阵列电路111产生，多个量化信号S1[1]与S1[2]中的对应信号为量化信号S1[2](因快闪式模拟数字转换器电路系统120与电容阵列电路111是同时取样输入信号VIN，以分别产生量化信号S1[2]以及该第一信号)，且编码器电路 160可组合数字码D2(其根据该对应信号(即，量化信号S1[2])产生)以产生数字输出DO。于一些实施例中，编码器电路160可由数个数字逻辑电路实施。 [0064] 图1B为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器105的示意图。相较于图1A的时间交错式模拟数字转换器100，在时间交错式模拟数字转换器105中，转换器电路系统130还包含加总电路135，其可用以加总第一残值信号(即，多个信号S10与S20中的一对应者)以及信号SI。于此实施例中，量化器电路132可为具有两个输入端的比较器电路，其中一个输入端可接收第一输入信号，且另一个输入端(未于图中示出)可接收第二输入信号。量化器电路132可根据第一残值信号与信号SI的加总进行量化以产生量化信号S2。于一些实施例中，加总电路135可由切换式电容电路实施。例如，量化器电路132的实施方式可参考第一文献中的比较器电路220，且加总电路135的实施方式可参考第一文献中的切换电路120，但本公开并不以此为限。 [0065] 图2A为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器200的示意图。相较于图1A或图1B，于此例中，快闪式模拟数字转换器电路系统120仅包含一个快闪式模拟数字转换器电路123。快闪式模拟数字转换器电路123根据控制信号CK3S按序地对输入信号VIN取样，并根据控制信号CK3C将取样到的输入信号VIN转换为量化信号S1[3]。 [0066] 在一些实施例中，控制信号CK3S的致能期间相当于图1A或图1B中的多个控制信号CK1S与CK2S的致能期间的组合，控制信号CK3C的致能期间相当于图1A或图1B中的多个控制信号CK1C与CK2C的致能期间的组合。如此，可进一步节省电路面积。在此例中，多个电容阵列电路110与111中的任一者与快闪式模拟数字转换器电路123可同时对输入信号VIN进行取样。 [0067] 例如，当电容阵列电路110对输入信号VIN取样时，快闪式模拟数字转换器电路123对输入信号VIN取样。于此条件下，快闪式模拟数字转换器电路123所产生的量化信号S1[3]相当于图1A或图1B中的量化信号S1[1]。或者，当电容阵列电路111对输入信号VIN取样时，快闪式模拟数字转换器电路123对输入信号VIN取样。于此条件下，快闪式模拟数字转换器电路123所产生的量化信号S1[3]相当于图1A或图1B中的量化信号S1[2]。换言之，量化信号S1[3]在不同时序上按序对应于前述的量化信号S1[1]与S1[2]。 [0068] 在一些实施例中，控制逻辑电路150还根据致能信号E1与致能信号E2输出数字码D1或D2到多个电容阵列电路110与111中的一对应者。例如，当电容阵列电路110与快闪式模拟数字转换器电路123同时对输入信号VIN取样时，量化信号S1[3]对应到数字码D1。在此条件下，在快闪式模拟数字转换器电路123产生量化信号S1[3]后，致能信号E1会切换到一预设逻辑值(例如为(但不限于)逻辑值1)。如此，控制逻辑电路150可根据量化信号S1[3]产生数字码D1，并将数字码D1传输到电容阵列电路110。或者，当电容阵列电路111与快闪式模拟数字转换器电路123同时对输入信号VIN取样时，量化信号S1[3]对应到数字码D2。在此条件下，在快闪式模拟数字转换器电路123产生量化信号S1[3]后，致能信号E2会切换到一预设逻辑值(例如为(但不限于)逻辑值1)。如此，控制逻辑电路150可根据量化信号S1[3]产生数字码D2，并将数字码D2传输到电容阵列电路111。关于这部分的详细说明可参照图5。 [0069] 图2B为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器205的示意图。相较于图2A的时间交错式模拟数字转换器200，在时间交错式模拟数字转换器205中，转换器电路系统130还包含加总电路135。关于加总电路135的相关说明可参考图1B，故于此不再重复赘述。 [0070] 在图1A与图1B中，电容阵列电路的数量相同于快闪式模拟数字转换器电路的数量，但本公开并不以此为限。在不同实施例中，电容阵列电路的数量可依据实际需求设定，而快闪式模拟数字转换器电路的数量可依据不同实施方式设定。 [0071] 图3为根据本公开一些实施例绘制的一种快闪式模拟数字转换器电路300的示意图。在一些实施例中，快闪式模拟数字转换器电路300可用于实施图1A、图1B、图2A与/或图2B中的一或多个快闪式模拟数字转换器电路(例如为，快闪式模拟数字转换器电路121～ 123)。快闪式模拟数字转换器电路300包含取样电路305、电压产生电路310、多个比较器电路320[1]～320[N]以及编解码器电路330。取样电路305可根据多个控制信号CK1S～CK3S中的一对应者对输入信号VIN取样，以产生取样到的输入信号VIN’。电压产生电路310用以产生具有不同数值的多个电压VR1～VRN。例如，电压产生电路310可为电压分压电路，其可用来对参考电压VREF1与参考电压VREF2进行分压以产生多个电压VR1～VRN。多个比较器电路320[1]～320[N]可根据多个控制信号CK1C、CK2C或CK3C中一对应者将取样到的输入信号VIN’与多个参考电压VR1～VRN分别进行比较，以产生多个决策信号D[1]～D[N]。编解码器电路330可将多个决策信号D[1]～D[N]转换为多个量化信号S1[1]、S1[2]与S1[3]中的一对应者的多个位元b1～bn。例如，编解码器电路330可将温度计码(即，多个决策信号D[1]～D[N])转换为二位元码(即，多个位元b1～bn)，但本公开并不以此为限。 [0072] 例如，若取样电路305接收控制信号CK1S且多个比较器电路320[1]～320[N]接收控制信号CK1C，编解码器电路330产生量化信号S1[1]。若取样电路305接收控制信号CK2S且多个比较器电路330接收控制信号CK2C，编解码器电路330产生量化信号S1[2]。或者，若取样电路305接收控制信号CK3S且多个比较器电路320接收控制信号CK3C，编解码器电路330产生量化信号S1[3]。如前所述，在一些实施例中，快闪式模拟数字转换器电路300可不包含编解码器电路330。于此条件下，多个决策信号D[1]～D[N]可被输出为多个量化信号S1[1]、S1[2]与S1[3]中的一对应者的多个位元。 [0073] 图4为根据本公开一些实施例绘制图1A或图1B中的时间交错式模拟数字转换器的操作时序的示意图。在期间t1，控制信号CKS1与控制信号CK1S具有致能位准。于此条件下，电容阵列电路110与快闪式模拟数字转换器电路121同时对输入信号VIN取样。在期间t2，控制信号CK1C具有致能位准。于此条件下，快闪式模拟数字转换器电路121根据取样到的输入信号VIN’产生量化信号S1[1]，且控制逻辑电路150可根据量化信号S1[1]产生数字码D1来切换电容阵列电路110。在期间t3与期间t4，控制信号CK1T具有致能位准。于此条件下，传递电路T1可自电容阵列电路110将信号S10(即，第一残值信号)传递到转换器电路系统130，且转换器电路系统130可根据多个第二残值信号中的第二信号(于此时刻为0)以及此信号S10产生量化信号S2。如此，编码器电路160可将数字码D1以及量化信号S2组合为数字输出DO。在产生量化信号S2之后(例如为期间t4之后)，控制信号CK1F(未示出)可切换到致能位准，以自电容阵列电路110将信号S10(即，第二残值信号)传递到转换器电路系统130。 [0074] 另外，在期间t3，控制信号CKS2与控制信号CK2S具有致能位准。于此条件下，电容阵列电路111与快闪式模拟数字转换器电路122同时对输入信号VIN取样。在期间t4，控制信号CK2C具有致能位准。于此条件下，快闪式模拟数字转换器电路122根据取样到的输入信号VIN产生量化信号S1[2]，且控制逻辑电路150可根据量化信号S1[2]产生数字码D2来切换电容阵列电路111。在期间t5与期间t6，控制信号CK2T具有致能位准。于此条件下，传递电路T2可自电容阵列电路121将信号S20(即，第一残值信号)传递到转换器电路系统130，且转换器电路系统130可根据此信号S20以及先前收到的第二残值信号产生量化信号S2。如此，编码器电路160可将数字码D2以及量化信号S2组合为数字输出DO。在产生量化信号S2之后(例如为期间t6之后)，控制信号CK2F(未示出)可切换到致能位准，以自电容阵列电路111将信号S20(即，第二残值信号)传递到转换器电路系统130。 [0075] 依此类推，应可理解剩余多个期间t7～t10的多个操作，故于此不再重复说明。如图4所示，当转换器电路系统130在转换期间(例如为期间t3与期间t4)根据来自电容阵列电路110的第一残值信号(即，信号S10)以及先前收到的第二残值信号执行噪声整形式信号转换时，另一电容阵列电路111在取样期间(例如为期间t3)对输入信号VIN进行取样，其中转换期间与取样期间为部分重叠。或者，当转换器电路系统130在转换期间(例如为期间t5与期间t6)根据来自电容阵列电路111的第一残值信号(即，信号S20)以及先前收到的第二残值信号执行噪声整形式信号转换时，另一电容阵列电路110在取样期间(例如为期间t5)对输入信号VIN进行取样，其中转换期间与取样期间为部分重叠。 [0076] 类似地，如图4所示，当转换器电路系统130在第一转换期间(例如为期间t5与期间t6)根据来自电容阵列电路111的第一残值信号(即，信号S20)以及先前收到的第二残值信号执行噪声整形式信号转换时，快闪式模拟数字转换器电路121在第二转换期间(例如为期间t6)产生量化信号S1[1]，其中第一转换期间与第二转换期间为部分重叠。或者，当转换器电路系统130在第一转换期间(例如为期间t7与期间t8)根据来自电容阵列电路110的第一残值信号(即，信号S10)以及先前收到的第二残值信号执行噪声整形式信号转换时，快闪式模拟数字转换器电路122在第二转换期间(例如为期间t8)产生量化信号S1[2]，其中第一转换期间与第二转换期间为部分重叠。如图4所示，前述的第一转换期间久于前述的第二转换期间，并久于前述的取样期间。通过上述的时序设置方式，时间交错式模拟数字转换器100(或105)可交替地取样输入信号VIN，并按序执行噪声整形式信号转换以产生数字输出DO。 [0077] 图5为根据本公开一些实施例绘制图2A或图2B中的时间交错式模拟数字转换器的操作时序的示意图。如前所述，控制信号CK3S的致能期间为多个控制信号CK1S与CK2S的致能期间的组合，控制信号CK3C的致能期间为多个控制信号CK1C与CK2C的致能期间的组合。如图4所示，多个控制信号CK1S与CK2S分别在期间t1、t3、t5、t7以及t9具有致能位准。相应地，如图5所示，控制信号CK3S在t1、t3、t5、t7以及t9亦具有致能位准。类似地，如图4所示，多个控制信号CK1C与CK2C分别在期间t2、t4、t6、t8以及t10具有致能位准。相应地，如图5所示，控制信号CK3C在多个期间t2、t4、t6、t8以及t10亦具有致能位准。因此，图5中的多数操作相同于图4中的操作，故于此不再重复赘述。 [0078] 如图5所示，在期间t2后，致能信号E1切换到致能位准。如此，控制逻辑电路150可根据快闪式模拟数字转换器电路123所产生的量化信号S1[3]产生数字码D1，并传输数字码D1给电容阵列电路110。类似地，在期间t4后，致能信号E2切换到致能位准。如此，控制逻辑电路150可根据快闪式模拟数字转换器电路123所产生的量化信号S1[3]产生数字码D2，并传输数字码D2给电容阵列电路111。依此类推，应可理解致能信号E1与致能信号E2的设置方式。 [0079] 综上所述，在本公开一些实施例中提供的时间交错式模拟数字转换器可主要基于快闪式模拟数字转换来产生数字码，并可按序地进行噪声整形来进一步地提高信噪比。如此，可适用于高速应用的需求。 [0080] 虽然本公开的实施例如上所述，然而该些实施例并非用来限定本公开，本技术领域技术人员可依据本公开的明示或隐含的内容对本公开的技术特征施以变化，凡此种种变化均可能属于本公开所寻求的专利保护范围，换言之，本公开的专利保护范围须视本说明书的权利要求所界定者为准。

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