使用动态元件匹配的数/模转换的系统和方法 |
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| 申请号 | CN202311326624.8 | 申请日 | 2023-10-13 | 公开(公告)号 | CN117895944A | 公开(公告)日 | 2024-04-16 |
| 申请人 | 恩智浦有限公司; | 发明人 | 保罗·维拉吉; 阿尤布·里法伊; 多米尼克·德尔贝克; | ||||
| 摘要 | 一种动态元件匹配系统包括顺序寄存器群组、解码 电路 系统和 指针 控制电路系统。每一寄存器群组包括至少两个寄存器。解码电路系统基于数字输入 信号 的电平、相对于开始指针和结束指针的相对 位置 ，和多个伪随机概率值中的对应一者而控制每一寄存器群组的状态。指针控制电路系统使结束指针在寄存器群组当中循环地前进，从而使得解码电路系统添加一个或多个寄存器群组且响应于数字 输入信号 的电平的增大而启用每一所添加寄存器群组内的寄存器，并且还使开始指针在寄存器群组当中循环地前进，从而使得解码电路系统去除一个或多个寄存器群组且响应于数字输入信号的电平的减小而停用每一所去除寄存器群组内的寄存器。 | ||||||
| 权利要求 | 1.一种动态元件匹配系统，其特征在于，包括： |
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| 说明书全文 | 使用动态元件匹配的数/模转换的系统和方法技术领域背景技术[0002] 由温度计解码器驱动的多位数/模转换器(DAC)具有极佳的单调性能，但由于装置失配和布局寄生效应而受到非线性的影响。具体地说，DAC会受到布局寄生效应和工艺非理想性(例如梯度误差和随机蚀刻效应)引起的装置失配和非线性的影响。这些失配误差引起转换过程中的严重线性度下降。解决此问题的一个已知方法为校准，但已知模拟或数字校准方案通常为复杂、昂贵且不方便的。 发明内容[0003] 根据本公开的第一方面，提供一种动态元件匹配系统，包括：多个顺序寄存器群组，其中每一寄存器群组包括至少两个寄存器；解码电路系统，其基于数字输入信号的电平、相对于开始指针和结束指针的相对位置，和多个伪随机概率值中的对应一者而控制所述多个寄存器群组中的每一者的状态；以及指针控制电路系统，其使结束指针在所述多个寄存器群组当中循环地前进以添加一个或多个寄存器群组且使得解码电路系统响应于数字输入信号的电平的增大而启用每一所添加寄存器群组内的寄存器，且使开始指针在所述多个寄存器群组当中循环地前进以去除一个或多个寄存器群组且使得解码电路系统响应于数字输入信号的电平的减小而停用每一所去除寄存器群组内的寄存器。 [0004] 在一个或多个实施例中，解码电路系统伪随机地确定对于具有至少两个停用寄存器的每一所添加寄存器群组启用哪个寄存器，且其中解码电路系统伪随机地确定对于具有至少两个启用寄存器的每一所去除寄存器群组停用哪个寄存器。 [0005] 在一个或多个实施例中，动态元件匹配系统另外包括导数控制电路系统，其产生指示数字输入信号的电平的改变速率的导数信号，且基于导数信号低于预定最小改变速率的程度来产生转变速率提升信号。 [0006] 在一个或多个实施例中，指针控制电路系统使开始指针和结束指针两者前进与转变速率提升信号成比例的量。 [0007] 在一个或多个实施例中，动态元件匹配系统另外包括：混洗控制电路系统，其基于数字输入信号的电平而抑制转变速率提升信号以提供提升信号；且其中指针控制电路系统使开始指针和结束指针两者前进与提升信号成比例的量。 [0008] 在一个或多个实施例中，动态元件匹配系统另外包括：混洗控制电路系统，其使用转变速率提升信号和数字输入信号的电平以用于确定混洗因子且使用混洗因子以提供指示待施加的混洗量的至少一个混洗值；且其中解码电路系统使用至少一个混洗值来对具有至少一个且少于全部启用寄存器的每一寄存器群组中寄存器的启用进行伪随机混洗。 [0009] 在一个或多个实施例中，动态元件匹配系统另外包括：混洗控制电路系统，其确定混洗因子且使用混洗因子以伪随机地确定提供到解码电路系统且分布于所述多个寄存器群组当中的多个混洗值；且其中解码电路系统使用所述多个混洗值来对具有至少一个且少于全部启用寄存器的每一寄存器群组中寄存器的启用进行混洗。 [0010] 在一个或多个实施例中，动态元件匹配系统另外包括：扩频控制电路系统，其产生具有随时间推移伪随机地调整的值的提升信号；且其中指针控制电路系统使开始指针和结束指针两者前进与提升信号成比例的量。 [0011] 根据本公开的第二方面，提供一种数/模转换系统，包括：数/模转换器，其包括各自由多个输入位中的对应一者激活的多个单式转换元件；以及动态元件匹配电路系统，包括：多个顺序寄存器群组，其中每一寄存器群组包括至少两个寄存器且其中每一寄存器将所述多个输入位中的对应一者提供到数/模转换器；解码电路系统，其基于数字输入信号的电平、相对于开始指针和结束指针的相对位置，和多个伪随机概率值中的对应一者而控制所述多个寄存器群组中的每一者的状态；以及指针控制电路系统，其使结束指针在所述多个寄存器群组当中循环地前进以添加一个或多个寄存器群组且使得解码电路系统响应于数字输入信号的电平的增大而启用每一所添加寄存器群组内的寄存器，且使开始指针在所述多个寄存器群组当中循环地前进以去除一个或多个寄存器群组且使得解码电路系统响应于数字输入信号的电平的减小而停用每一所去除寄存器群组内的寄存器。 [0012] 在一个或多个实施例中，解码电路系统伪随机地确定对于具有至少两个停用寄存器的每一所添加寄存器群组启用哪个寄存器，且其中解码电路系统伪随机地确定对于具有至少两个启用寄存器的每一所去除寄存器群组停用哪个寄存器。 [0013] 在一个或多个实施例中，动态元件匹配电路系统另外包括导数控制电路系统，其产生指示数字输入信号的电平的改变速率的导数信号，且基于导数信号低于预定最小改变速率的量而产生转变速率提升信号。 [0014] 在一个或多个实施例中，指针控制电路系统使开始指针和结束指针两者前进与转变速率提升信号成比例的量。 [0015] 在一个或多个实施例中，动态元件匹配电路系统另外包括：混洗控制电路系统，其基于数字输入信号的电平而抑制转变速率提升信号以提供提升信号；且其中指针控制电路系统使开始指针和结束指针两者前进与提升信号成比例的量。 [0016] 在一个或多个实施例中，动态元件匹配电路系统另外包括：混洗控制电路系统，其确定混洗因子且使用混洗因子以伪随机地确定提供到解码电路系统且分布于所述多个寄存器群组当中的多个混洗值；且其中解码电路系统使用所述多个混洗值来对具有至少一个且少于全部启用寄存器的每一寄存器群组中寄存器的启用进行混洗。 [0017] 在一个或多个实施例中，动态元件匹配电路系统另外包括：扩频控制电路系统，其产生具有随时间推移伪随机地调整的值的提升信号；且其中指针控制电路系统使开始指针和结束指针两者前进与提升信号成比例的量。 [0018] 根据本公开的第三方面，构想了一种动态元件匹配的方法，包括：基于数字输入信号的电平、相对于开始指针和结束指针的相对位置，和多个伪随机概率值中的对应一者而控制所述多个寄存器群组中的每一者的状态，其中所述多个寄存器群组中的每一者包括至少两个寄存器；使结束指针在所述多个寄存器群组当中循环地前进以添加一个或多个寄存器群组且响应于数字输入信号的电平的增大而启用每一所添加寄存器群组内的寄存器；以及使开始指针在所述多个寄存器群组当中循环地前进以去除一个或多个寄存器群组且响应于数字输入信号的电平的减小而停用每一所去除寄存器群组内的寄存器。 [0019] 在一个或多个实施例中，所述方法另外包括：伪随机地确定对于具有至少两个停用寄存器的每一所添加寄存器群组启用哪个寄存器；以及伪随机地确定对于具有至少两个启用寄存器的每一所去除寄存器群组停用哪个寄存器。 [0020] 在一个或多个实施例中，所述方法另外包括：产生指示数字输入信号的电平的改变速率的导数信号；基于导数信号低于预定最小改变速率的量而产生转变速率提升信号；以及使开始指针和结束指针两者前进与转变速率提升信号成比例的额外量。 [0021] 在一个或多个实施例中，所述方法另外包括：产生指示数字输入信号的电平的改变速率的导数信号；基于导数信号低于预定最小改变速率的量而产生转变速率提升信号；基于数字输入信号的电平而抑制转变速率提升信号且提供提升信号；以及使开始指针和结束指针两者前进与提升信号成比例的额外量。 [0023] 本发明的实施例借助于例子来示出并且不受附图限制。图式中的类似参考标记可指示类似元件。图式中的元件为简单和清楚起见被示出并且不必按比例绘制。 [0024] 图1为根据一个实施例实施的包括动态元件匹配(DEM)电路系统的数/模转换系统的简化框图。 [0025] 图2为根据一个实施例实施的在寄存器群组大小为M的情况下的图1的DEM电路系统的简化框图。 [0026] 图3为根据一个实施例的在群组大小为M＝1的情况下标绘示例性信号S连同呈0到N‑1的数字单位的索引指针BEGIN和END对比时间的曲线图。 [0027] 图4为根据一个实施例的寄存器群组大小为M＝2的示例性寄存器集合在四个不同情形下的简化图，示出每一寄存器群组内的寄存器对于S′的信号电平相对于50％电平的启用。 [0028] 图5为根据一个实施例的示出用于确定对应寄存器群组的状态的寄存器群组大小为M＝2的图2的解码器中的每一者的操作的状态图。 [0029] 图6为根据一个实施例的示出执行提升技术的图2的导数控制电路系统的操作的简化曲线图。 [0030] 图7为根据一个实施例的标绘BST2信号对比时间的曲线图，示出图2的扩频控制电路系统的操作。 [0031] 图8为标绘群组状态分布、提升电位和平均混洗电位的一系列曲线图，每一曲线图对比对于M＝2的寄存器群组大小在0％到100％范围内的信号电平百分比SLP标绘。 [0033] 图10为对于N＝256的情况提供用于控制图1的DAC内的N个DAC元件的状态(有源或无源)的DOUT的N位的图2的N个输出寄存器的集合的简化描绘。 [0034] 图11为根据一个实施例的示出对每一时钟循环的BEGIN和END指针的指针控制的简化框图。 具体实施方式[0035] 克服数/模转换中的失配误差的一种方法是使用动态元件匹配(DEM)技术。DEM技术对元件选择进行随机加扰，这有效地将失配诱发的失真转化为白噪声。如本文中所描述的动态元件匹配的系统和方法基于指针和每单元群组的单位DAC元件的随机选择为DEM实施方案提供低成本解决方案。尽管DEM编码器可提供好得多的线性性能，但当DAC的元件的数目为高时，成本可能相当高。如本文中所描述的动态元件匹配的系统和方法对于任何大小的DAC在低硅成本下提供良好线性性能。 [0036] 具体地说，DEM控制仅基于输入信号的电平使两个循环指针在输出寄存器阵列当中前进。使结束指针前进以在信号电平增大时启用寄存器以激活对应DAC元件，且使开始指针前进以在信号电平减小时停用寄存器且撤销激活对应DAC元件。选择性地激活均匀DAC元件的阵列以促成模拟输出。寄存器且因此指针在寄存器群组中前进，其中通过对应指针的每次前进，伪随机地启用/激活或伪随机地停用/撤销激活所添加或所去除的寄存器和对应DAC元件。相较于常规温度计编码器，使用导数、混洗和扩频控制技术以使DAC元件的利用和转变更均匀地分布。导数控制器确定信号电平的变化何时降至低于预定阈值以用于应用提升技术，其中人为地使两个指针前进相同的量以使DAC元件转变和利用更均匀地分布。当提升不太有效时，混洗控制器抑制提升且增加混洗，其中混洗使启用寄存器在具有至少一个且少于全部启用寄存器的寄存器群组内伪随机地重新分布。扩频控制器人为地使两个指针前进小且伪随机确定的量以减少或以其它方式最小化输入信号音调与选定DAC元件之间的相关性。 [0037] 图1为根据一个实施例实施的包括动态元件匹配(DEM)电路系统106的数/模转换系统100的简化框图。DS为提供到∑‑Δ转换器104的输入的数字输入信号。DS信号可为正弦音调信号，例如正弦或余弦波等，具有指定参数，例如频率、振幅、直流(DC)偏移和相位偏移。∑‑Δ转换器104将通常呈高位计数信号形式的DS信号转换成其输出处的较低位计数、较高频率数字信号S。一般来说，∑‑Δ转换器104将带内量化噪声推动到更高频率(例如，带外)且允许减小限定数/模转换器(DAC)108的输出电平的信号的位宽。将S信号提供到DEM电路系统106的输入，所述DEM电路系统106将S信号转换成提供到DAC 108的输入的数字输出信号DOUT。DAC 108包括单式转换元件集合(未示出)，例如电压元件或电流元件，其中组合单式转换元件中激活的单式转换元件的输出以产生模拟输出信号AOUT。DAC 108的单式转换元件在本文中被称作DAC元件。 [0038] DS具有X位，S具有Y位，且DOUT具有N位，其中X、Y和N为整数值。在一个实施例中，DS可为16位信号(X＝16)，而S可为9位信号(Y＝9)。在一个实施例中，DAC 108可包括256个DAC元件且DOUT可具有N＝256位以用于单独地寻址256个DAC元件中的每一者。 [0039] DAC 108内的DAC元件既定为相同大小且大体上彼此相同，使得每一DAC元件既定将相同的单位电压或相同的单位电流贡献给AOUT信号。DOUT的每一位激活或撤销激活电压或电流DAC元件集合中的对应一者，其中将每一激活元件的输出组合(例如，添加)在一起以产生AOUT。尽管每一DAC元件集合既定为相同的，但装置失配、布局寄生效应和工艺非理想性(例如梯度误差和随机蚀刻效应)导致DAC元件当中的显著失配。失配误差引起严重线性度下降。 [0040] DEM电路系统106执行DEM技术以对元件选择进行随机加扰，这有效地将失配诱发的失真转化为白噪声。DEM电路系统106利用随时间推移随机选择DAC元件的技术，使得谐波消失且转换成噪声。如在本文中另外描述，DEM电路系统106为低成本的且以低时延操作。DEM电路系统106实现随机化量与控制活动水平之间的折衷，从而产生改进的无寄生动态范围(SFDR)性能。在一个实施例中，∑‑Δ转换器104用于改进DAC 108的动态范围，所述DAC 108可为由256个DAC元件组成的8位DAC(例如，DAC 108)。 [0041] 图2为根据一个实施例实施的寄存器群组大小为M的情况下的DEM电路系统106的简化框图，其中M为1或更大的整数值。应注意，M可为1，但通常至少为2以提高性能。数字输出信号DOUT为N位数字值，其是输入S信号的经解码版本，即在DOUT中二进制1的数目等于S的数字值。在一个实施例中，N＝256以用于单独地寻址DAC 108的256个不同DAC元件，但对于不同实施方案涵盖任何数目个位。将S信号提供到指针控制电路系统204的输入、导数控制电路系统206的输入和混洗控制电路系统208的输入。导数控制电路系统206输出提供到混洗控制电路系统208的输入的转变速率提升信号TRB。混洗控制电路系统208将第一提升调整信号BST1输出到指针控制电路系统204的另一输入，并且还输出Z个混洗控制信号SH的集合。指针控制电路系统204输出开始索引指针BEGIN、结束索引指针END，和为S信号的延迟版本的信号S′，例如在可适用时钟信号(未示出)的一个时钟循环之后。举例来说，使用时钟信号以使电路系统块中的每一者的操作同步。伪随机产生器210输出伪随机信号PR1和PR2，以及N/M个伪随机确定的二进制概率值P的集合。将PR1提供到混洗控制电路系统208的另一输入。将PR2提供到扩频控制电路系统212的输入，所述扩频控制电路系统212将第二提升调整信号BST2提供到指针控制电路系统204的另一输入。 [0042] 将BEGIN和END指针、S′信号、SH信号和P值提供到N/M个解码器214的阵列中的每一者的相应输入，个别地编号为0到N/M‑1。此外，解码器214在本文中描述为解码电路系统。将N/M个P值中的每一者提供到N/M个解码器214中的对应一者。解码器214中的每一者控制N/M个顺序寄存器群组中的对应一者的状态。每一寄存器群组包括来自个别地编号为0到N‑1的N个输出寄存器216的集合的M个顺序寄存器。输出寄存器216中的每一寄存器可被配置为具有D输入和Q输出的D型触发器(DFF)。以此方式，Q表示DFF的电流状态，且D表示所述DFF的下一状态。如所示出，举例来说，第一解码器(0)接收用于确定第一寄存器群组的第一寄存器DFF(0)的状态的输出信号Q(0)，且输出信号D(0)以控制第一寄存器群组的第一寄存器DFF(0)的下一状态。取决于M的值，可在第一解码器(0)与输出寄存器之间提供额外的D信号和Q信号。举例来说，第一解码器(0)可接收用于确定第一寄存器群组的第M寄存器DFF(M‑1)的状态的输出信号Q(M‑1)，且输出信号D(M‑1)以控制第M寄存器DFF(M)的下一状态。重复此相同模式直到最后一个解码器(N/M‑1)，该最后一个解码器接收用于确定最后一个寄存器群组的最后一个寄存器DFF(N‑1)的状态的输出信号Q(N‑1)，且输出信号D(N‑1)以控制最后一个寄存器群组的最后一个寄存器的下一状态。N个输出寄存器216的集合提供DOUT的N位以用于控制DAC 108内N个DAC元件的状态(有源或无源)。 [0043] 图10为对于N＝256的情况提供用于控制DAC 108内的N个DAC元件的状态(有源或无源)的DOUT的N位的N个输出寄存器216的集合的简化描绘。256个寄存器216的集合以简化形式描绘为编号为D0到D255的256个寄存器的阵列，对应于DOUT的N＝256个输出位。仅编号几个寄存器，包括用于输出位的寄存器D0、D1、……、D18、D19、D20、D21、D22、D23、……、D255以示出寄存器的经编号位置。N＝256的DAC 108以简化形式描绘为编号为0到255的DAC元件的16×16矩阵。仅编号几个DAC元件，包括0、1、……、15、……、18、19、20、21、22、23、……、255以示出DAC元件的经编号位置。如所示出，用于DOUT位的寄存器D18、D21和D22加阴影，示出仅启用这些寄存器。因此，DAC元件18、21和22加阴影，示出仅基于对应寄存器的启用而激活这些DAC元件。 [0044] 图3为根据一个实施例的在群组大小为M＝1的情况下标绘示例性信号SS连同呈0到N‑1的数字单位的索引指针BEGIN和END对比时间的曲线图。取决于特定配置，时间单位为任意的。图3中示出的SS信号呈噪声整形正弦波形的形式。BEGIN和END指针为循环指针，限定用于控制DAC 108的个别元件的输出寄存器内的范围。可启用(或“设置”)指针值之间的寄存器以激活对应DAC元件，而停用(或“清除”)指针范围外的剩余寄存器以撤销激活对应DAC元件。当需要激活更多DAC元件时，使END指针前进，且当需要激活更少DAC元件时，使BEGIN指针前进。可使BEGIN和END指针前进相同的量，使得在特定DAC元件改变时，激活相同数目的DAC元件。举例来说，可使BEGIN和END指针前进相同的量以撤销激活先前在激活相同数目的额外DAC元件时激活的一些DAC元件。 [0045] 一般来说，BEGIN和END指针的前进基于群组大小，其中群组大小可为1个DAC元件或更多。在一个实施例中，假设总数目N可被M整除且N≥M，DAC元件被划分成连续的“M”个群组。在M＝1的情况下，根据最简单寻址方案实施图3中示出的BEGIN和END指针以用于激活至多256个DAC元件。对于噪声整形正弦波信号SS，描绘了指针BEGIN和END的前进。SS具有增大使得随时间推移更多DAC元件待激活和减小使得更少DAC元件待激活的信号电平。SS开始于小DC偏移，其中BEGIN开始于零且END处于小偏移，使得基于SS的初始DC偏移激活少量DAC元件。随着SS随时间的推移增大，END前进以增加激活DAC元件的数目。尽管无噪声正弦波最初将仅增加使得BEGIN原本在所示出的最简单方案中将不会前进，但当所添加噪声使得SS间歇性地减小时，BEGIN前进。在时间t0，当SS大体上仍然正增大时，箭头302描绘SS的信号电平，且虚线箭头304描绘对应DAC的激活DAC元件，其中应理解，箭头302和304具有相同大小或长度。 [0046] 在后续时间t1，当SS正增大时，指针END循环地回绕到其模N值。应注意，END指针在绕回之前可能不一定达到N‑1的最大值。取决于SS在当前时钟周期期间的改变，可在达到N‑1之前进行绕回。在END回绕之后，END在t1到后续时间t2的时间段内低于BEGIN。在后续时间t2，指针BEGIN回绕，且在后续时间t3，END再次回绕。在END低于BEGIN的任何时间，如在后续时间t4所示，激活DAC元件的数目由BEGIN到最大值N‑1的第一范围(如由虚线箭头308所示)加上零到END的第二范围(如由虚线箭头306所示)确定。应注意，如由箭头310描绘的对应信号电平具有等于箭头306和308的组合长度的长度。操作随时间推移以类似方式继续。 [0047] 在群组大小为M＝1的最简单寻址方案(且忽略其它调整电路系统，例如导数控制电路系统206、混洗控制电路系统208和扩频控制电路系统212的操作)中，BEGIN和END指针仅分别在SS信号减小或增大时前进相同的量。暂时忽略噪声和偏移，如果信号电平开始于零并且仅增加，那么仅END指针前进。随着END前进，这会启用激活对应DAC元件中的一个或多个DAC元件的一个或多个寄存器，使得BEGIN与END之间的所有DAC元件均被激活。当信号电平达到50％时，则END指针处于控制DAC元件的激活的输出寄存器内的中间位置。当END达到N‑1的最大值时，则所有DAC元件均被激活。接着，当信号减小时，BEGIN指针前进，从而停用寄存器，同时撤销激活对应DAC元件。 [0048] 在如本文另外描述的更先进寻址方案中，可将DAC元件从总数目N个DAC元件划分成M个DAC元件的连续群组。在此情况下，对于每一指针步长，指针在DAC元件中前进M的倍数。另外，取决于对应寄存器的状态，仅伪随机地激活或撤销激活群组中M个DAC元件中的1个DAC元件，而非激活或撤销激活每一所添加或所丢弃群组中的DAC元件中的每一者。由于M分组，控制的复杂性仍然较低，而线性度性能明显更好。 [0049] 图4为根据一个实施例的群组大小为M＝2的示例性寄存器集合401在四个不同情形402、404、406和408下的简化图，示出每一寄存器群组内的寄存器对于S′的信号电平相对于50％电平的启用。出于说明的目的，示例性寄存器集合仅包括14个寄存器，其中应理解，较大寄存器集合的元件启用的原理为相同的。每一个别块表示个别寄存器，且将寄存器分组成寄存器群组(对于M＝2，每组2个寄存器)。通过块阴影描绘每一寄存器的状态，其中空块表示停用寄存器以撤销激活对应DAC元件且加阴影以表示启用寄存器以激活对应DAC元件(如图1中所示)。对于前两个情形402和404，BEGIN指针指向寄存器群组410且END指针指向寄存器群组412，而对于后两个情形406和408，BEGIN指针指向寄存器群组412且END指针指向寄存器群组410。 [0050] 由于BEGIN＝END且指针的相对启用电平和实际位置取决于过去操作，因此排除信号电平S′处于0％、50％或100％的情况。举例来说，当不启用寄存器时，指针BEGIN和END在0％处相等(所有寄存器群组处于二进制状态00b，其中附加“b”表示二进制符号)；当启用每一寄存器群组的一个寄存器时，指针BEGIN和END在50％处相等(所有寄存器群组处于01b或 10b)；当启用所有寄存器时，指针BEGIN和END在100％处相等(所有寄存器群组处于11b)。伪随机启用在END指针前进以添加不具有经启用以用于选择启用寄存器的任何寄存器的寄存器群组时适用。尽管在情形中未示出，但伪随机停用在BEGIN指针前进以去除具有经启用以用于选择停用寄存器的两个寄存器的寄存器群组时适用。 [0051] 第一情形402示出信号电平S′＝4/14，意味着已经伪随机地启用大于零但小于50％的寄存器(且因此仅激活总共14个DAC元件中的4个DAC元件)。第二情形404示出信号电平S′＝11，大于50％但小于100％，意味着已经启用大于50％的寄存器。对于第一情形402，END指针已相对于BEGIN指针前进而不回绕，如由箭头414所指示，使得0 [0052] 应注意，排除寄存器群组412，意味着在此情况下尚未启用寄存器。因此，END指针前进一个寄存器群组。尽管未示出，但在开始时，如果S′＝0且指针指向相同的寄存器群组410且未启用寄存器，那么当S′递增到一时，END前进1个寄存器群组且伪随机地启用寄存器群组410中寄存器中的1个寄存器(如针对寄存器群组410所示)。如所示出，当END指针指向寄存器群组412时，已经伪随机地启用4个寄存器。如果END指针继续前进，从而回绕回到寄存器群组410使得指针再次END＝BEGIN，那么已经伪随机地启用50％的寄存器，包括每寄存器群组1个。 [0053] 对于第二情形404，END指针已相对于BEGIN指针前进并回绕回到寄存器群组412，如由箭头416和418所指示，使得S′＞50％。在此情况下，对于每一所添加寄存器群组，在END指针前进超过BEGIN的情况下，启用两个寄存器。因此，寄存器群组的两个寄存器从寄存器群组410(包括)到寄存器群组412(排除)。同样，由于END指针向前一个寄存器群组，因此排除寄存器群组412而启用两个寄存器。 [0054] 第三情形406示出信号电平S′＝3/14，大于零且小于50％，且第四情形408示出信号电平S′＝10/14，大于50％。操作大体上类似于情形402中示出的操作，不同在于包括回绕。对于第三情形406，END指针从BEGIN指针所指向的同一寄存器群组412开始且回绕一次到寄存器群组410，如由箭头420和422所指示，使得0 [0055] 当比较情形402与406时，如果指针从情形402中示出的位置开始且替代地BEGIN指针遵循箭头414从寄存器群组410前进到寄存器群组412(对于情形406的开始条件)，那么两个指针BEGIN和END将相等且指向寄存器群组412且未启用寄存器。以此方式，当BEGIN指针从寄存器群组410前进到寄存器群组412时，停用寄存器群组410到寄存器群组412的启用寄存器。 [0056] 对于第四情形408，END指针从BEGIN指针所指向的同一寄存器群组412开始且回绕两次到寄存器群组410，如由箭头424、426和428所指示，使得S′＞50％。在此情况下，在第一次回绕之后，当END指针到达BEGIN指针使得两者都指向寄存器组412时，50％的寄存器已被伪随机启用。如所示出，当END指针前进超过END指针且回绕回到寄存器群组410时，排除寄存器群组410而启用每一所添加寄存器群组的两个寄存器，由于END指针如先前描述向前一步。 [0057] 图5为根据一个实施例的示出用于确定对应寄存器群组的状态的寄存器群组大小为M＝2的解码器214中的每一者的操作的状态图。解码器214中的每一者基于输出寄存器216的对应寄存器群组中的每一者的二进制状态而具有四个状态，包括当停用两个寄存器时具有二进制状态00b的第一状态502、当停用第一寄存器且启用第二寄存器时具有二进制状态01b的第二状态504、当启用第一寄存器且停用第二寄存器时具有二进制状态10b的第三状态506，和当启用两个寄存器时具有二进制状态11b的第四状态508。每一寄存器群组的寄存器状态确定DAC 108内的一对DAC元件的激活状态，如先前所描述。 [0058] 基于BEGIN和END指针的前进，每一寄存器群组从一个状态前进到另一状态由四个二进制值A、B、C和D，对应P值和对应SH值确定。二进制值A在(0％ [0059] 解码器和对应寄存器群组状态在(A|D)&！P为真时从状态502前进到状态504，且在B为真时从状态504前进到状态502。解码器和对应寄存器群组状态在(A|D)&P为真时从状态502前进到状态506，且在B为真时从状态506前进到状态502。解码器和对应寄存器群组执行混洗以在(A|D)&SH&P为真时将二进制寄存器状态从状态504调换到状态506，且执行混洗以在(A|D)&SH&！P为真时将二进制寄存器状态从状态506调换到状态504。解码器和对应寄存器群组状态在(A|D)&！P为真时从状态508前进到状态504，且在C为真时从状态504前进到状态508。解码器和对应寄存器群组状态在(A|D)&P为真时从状态508前进到状态506，且在C为真时从状态506前进到状态508。解码器和对应寄存器群组状态在B为真时从状态508前进到状态502，且在C为真时从状态502前进到状态508。 [0060] 图6为根据一个实施例的示出执行提升技术的导数控制电路系统206的操作的简化曲线图。对比时间标绘信号S(t)，表示正弦S信号的无噪声版本。导数控制电路系统206确定S(t)的导函数ΔS(t)/Δt，其指示S(t)的改变速率。此外，函数ΔS(t)/Δt与S(t)对比时间叠加标绘。DAC元件的选择速率与ΔS(t)/Δt成比例，其为S(t)的时间导数。期望保持选择速率大体上恒定或至少高于预定最小值，指示为虚线MIN。更高选择速率随时间推移使DAC元件的利用更均匀地分布以改进性能。当ΔS(t)/Δt降到低于MIN时，选择速率已减小到低于最小所要水平，这往往会降低总体性能。 [0061] 此外，标绘提供于导数控制电路系统206的输出处的转变速率提升信号TRB对比时间。当ΔS(t)/Δt减小到低于MIN时，TRB如所示按比例量增加，从而在ΔS(t)/Δt降到零时达到最大值。返回参考图2，TRB由混洗控制电路系统208使用以导出提升信号BST1。指针控制电路系统204通过基于BST1信号使BEGIN和END指针两者共同前进相同的量来使指针移位，以在不改变启用的寄存器的总数目的情况下将选择速率提高到高于MIN。作为例子，假设混洗控制电路系统208不另外调整TRB，使得BST1直接反映TRB的量值。在此情况下，低TRB值可使得BEGIN和END每时钟循环前进额外1步，而较高TRB值可使得BEGIN和END基于TRB的量值每时钟循环前进额外2步或更多。提升技术既定通过使指针共同移位来使选择速率提高基于TRB的量值的速率。然而，此提升技术的有效性可基于信号电平而改变，如下文另外描述。 [0062] 图7为根据一个实施例的标绘BST2信号对比时间的曲线图，示出扩频控制电路系统206的操作。所产生音调可为在本质上为周期性的纯正弦或余弦波形。因此，BEGIN和END指针可对应于音调中的一个或多个音调的振幅和频率而前进和绕回，这会在音调与选定DAC元件之间产生相对强的相关性。举例来说，此类相关性可使得指针随时间推移频繁到达相同的位置，这会降低总体性能。为了防止或以其它方式减轻此不合需要的相关性，扩频技术可由扩频控制电路系统206使用以在足够大的周期性下使系统杂散的能量在频率范围内随机地分布。扩频控制电路系统206使用伪随机信号PR2执行扩频技术以产生BST2信号，如所示。 [0063] BST2的特定标绘图为任意的且仅用作例子。一般来说，BST2的量值随时间推移基于PR2而随机波动。扩频提升信号BST2由指针控制电路系统204使用以随时间推移将相同的随机改变值添加到BEGIN和END指针两者。BST2的电平或量保持较小且具有足以降低或最小化相关性的电平。类似于提升技术，当对两个指针施加相同的调整时，启用寄存器的总数目并不改变。然而，对指针的随机改变的小调整往往会补偿任何相关性。换句话说，添加到两个指针的随机调整的小值减轻输入信号与选定DAC元件之间的任何相关性。 [0064] 图8为一系列曲线图，标绘由曲线图802所示的群组状态分布、由曲线图804所示的由DOUT的切换数目指示的提升电位，和由曲线图806所示的同样由DOUT的切换数目指示的平均混洗电位，每一曲线图对于M＝2的寄存器群组大小对比在0％到100％范围内的信号电平百分比SLP标绘。导数控制电路系统206的有效性依赖于如先前描述的提升技术，其仅在移动指针引起DAC元件群组的电平改变时才起作用(仅在电平改变的情况下，随机选择元件)。例如，对于M＝2的群组大小且在50％的信号电平下，所有群组已选择2个元件中的1个元件，使得使两个指针BEGIN和END改变相同的量不会引起DAC元件的所要随机重选。 [0065] 如由曲线图802所示的随SLP而变的群组状态分布示出具有二进制状态00b、01b或10b和11b的寄存器群组的相对百分比。在SLP＝0％处，所有寄存器群组具有二进制状态 00b，意味着未启用寄存器。随着SLP增加到高于0％，寄存器群组的增加百分比使二进制状态改变为01b或10b。在SLP＝50％处，所有寄存器群组具有01b或10b的二进制状态。随着SLP增加到高于50％，寄存器群组的增加百分比具有11b的状态。在SLP＝100％处，所有寄存器群组具有11b的二进制状态。 [0066] 如由曲线图804所示的随SLP而变的提升电位示出提升电位随着SLP在0％与50％的最大提升电位之间改变。提升电位对于SLP＝0％为0％(由于未启用寄存器，无关于指针位置)；50％(由于相等地滑动两个指针不会改变任何值，由于解码器状态机仅查看指针之间的范围)；或100％(由于启用所有寄存器，无关于指针位置)，且对于SLP＝25％或75％为50％的最大值且在SLP的其它电平下成比例地有效。在实际提升电位(或有效性)基于TRB的量值小于所要提升电平以实现所要性能水平的情况下，可经由混洗获得剩余部分，这是具有二进制状态01b或10b的群组的随机选择。 [0067] 如由曲线图806所示的随SLP而变的平均混洗电位示出混洗对于0％或100％的SLP是无效的。然而，平均混洗电位在SLP从0％改变为50％时从0％线性地增加到50％，且接着在SLP从50％改变为100％时从50％线性地减小回到0％。由于如在本文中另外描述基于统计参数启用混洗，因此混洗电位随时间推移平均化。 [0068] 对曲线图804和806的回顾示出了如果TRB为高，指示例如通过应用提升技术提高选择速率的需要，但提升电位为低，例如处于或接近于如由SLP所指示的50％的信号电平，那么仅使指针移位自身对于提高选择速率可为无效方法。混洗控制电路系统208可基于指针移位的潜在有效性而抑制BST1信号。混洗控制电路系统208还可通过调整混洗控制信号SH来调整混洗量，以提高选择速率，从而补偿指针移位的无效性。 [0069] 在一个实施例中，混洗控制电路系统208监测TRB以识别是否需要提高选择速率和提高多少。此外，混洗控制电路系统208监测S′信号电平以用于确定移位和混洗两者的相对有效性。基于当前选择速率是否足够的度量，如由TRB所指示，混洗控制电路系统208确定是否抑制(例如，减小)BST1以在提升电位为低时减少指针移位，且产生或调整混洗因子以用于随时间推移减少或增加平均混洗量，以基于S′的电平和TRB的电平实现所要选择速率。 [0070] 图9为根据一个实施例的示出Z＝8个混洗控制信号SH[0]、SH[1]、……、SH[7]和N/2个概率值P[0]、P[1]、……、P[N/2‑1]到解码器214的分布的图式。括号数值(0)、(1)、……、(N/2‑1)各自表示N/2个解码器214中的对应一者。每一解码器编号下方是包括P值中的对应一者和SH值中的对应一者的块。如先前所描述，P个概率值为随机确定的二进制值，其中每一P值分布到N/2个解码器214中的对应一者。因此，P[0]为提供到第一解码器(0)的P值，P[1]为提供到第二解码器(1)的P值，依此类推直到提供到最后一个解码器(N/2‑1)的最后一个P值P[N/2‑1]。SH值也是二进制值，不同之处在于8个SH值分布于N/2个解码器当中，其中N/2＞8。在所示出的实施例中，SH[0]为提供到第一解码器(0)的第一SH值，SH[1]为提供到第二解码器(1)的第二SH值，依此类推直到提供到第8解码器(7)的第8且最后一个SH值SH[7]。接着，对于8个解码器(8)到(15)的下一集合，重复8个SH值的模式，依此类推直到分别接收SH值SH[0]到SH[7]的编号为(N/2‑8)到(N/2‑1)的8个解码器的最后一个集合。Z个移位值可被视为跨越整个寄存器集合依序重复的掩码。 [0071] 如先前所描述，移位控制电路系统208产生或调整混洗因子以用于随时间推移减少或增加平均混洗量，以基于S′和TRB的电平实现所要选择速率。混洗因子为施加到混洗值SH[0]到SH[Z‑1]中的每一者的伪随机确定的概率因子，其确定混洗值为二进制“1”的概率。举例来说，如果混洗因子为0.25，那么每一混洗值为二进制“1”且否则其为二进制“0”的几率为25％。对于混洗因子为0.25的Z＝8的8个混洗值S[0]到S[7]，则8个混洗值中的平均约2个混洗值为二进制“1”值。类似地，对于混洗因子为0.5(50％)的Z＝8的8个混洗值S[0]到S[7]，则8个混洗值中的平均约4个混洗值为二进制“1”值。由于混洗因子独立地施加到每一混洗值，因此二进制“1”值(如果存在)随机分布于Z个混洗值当中。当然，在任何给定循环中，有可能(无论是否有可能)所有混洗值均为二进制“1”值或所有混洗值均为二进制“0”值，无关于混洗因子。混洗因子仅确定每一混洗值的平均概率。 [0072] 在图5的状态图中示出混洗操作。基于解码器214中的给定一者相对于BEGIN和END指针的相对位置、基于信号电平S′且基于对应的混洗值SH和概率值P的值，解码器状态可从01b改变为10b，或反之亦然。 [0073] 已主要针对寄存器群组大小M＝2描绘所示出实施例。寄存器群组大小可增大，只要N可被群组大小M整除。应注意，如果对于给定数目的输出寄存器，寄存器群组大小增大到高于M＝2，那么解码器的数目减少，但每一解码器的复杂性提高。举例来说，对于M＝3的群M＝2 M＝3组大小，每一寄存器群组的状态的数目从2 ＝4增加到2 ＝8(对应于二进制状态000b、 001b、010b、……、111b)。相对于50％测量的信号电平对于M＝2基于1/2信号电平，其对于M＝3改变为信号电平的1/3。因此，仅假设增加输入信号S，END指针在信号电平达到1/3电平时完成寄存器集合的第一遍次，在信号电平达到2/3电平时完成寄存器集合的第二遍次，且在信号达到3/3或满电平时完成寄存器集合的第三遍次。对于在第一遍次中伪随机选择和启用3个寄存器中的1个寄存器和在第二遍次中伪随机选择和启用第二寄存器，P值的复杂性也提高。当信号电平升高到高于2/3电平时，解码器开始启用所有3个添加的寄存器群组。 由于混洗可施加到除000b和111b外的状态中的每一者，因此混洗也更复杂。 [0074] 图11为根据一个实施例的示出对每一时钟循环的BEGIN和END指针的指针控制的简化框图。在第一块1102处，基于限定为S′与S之间的差的ΔS或ΔS＝S‑S′而确定条件。在块1102处查询是否ΔS≥0以用于确定输入信号正增大还是减小。如果是，那么使用用于确定BEGIN、END和S′的块1104的条件。如果否，那么使用用于确定BEGIN、END和S′的块1106的条件。在每一情况下，值BST设置成等于BST1和BST2的总和，或BST＝BST1+BST2。M为寄存器群组大小。符号“:＝”意味着下一时钟循环中待有效的分配，点符号“·”表示乘法，且“|ΔS|”表示ΔS的绝对值。在块1104处(用于增加信号)，BEGIN:＝BEGIN+M·BST，END:＝END+M(BST+|ΔS|)，且S′:＝S。在块1106处(用于减少信号)，END:＝END+M·BST，BEGIN:＝BEGIN+M(BST+|ΔS|)，且S′:＝S。在每一情况下，BEGIN和END的确定通过回绕限定，如由模N所指示。 [0075] 尽管已结合若干实施例描述本发明，但并不希望本发明限于本文阐述的特定形式。相反，希望涵盖可以合理地包括在如所附权利要求书限定的本发明的范围内的此类替代方案、修改和等效物。例如，在其中本发明不限于特定电路系统极性、装置类型或电压或误差电平等的各种实施例中，可使用正电路系统或负电路系统的变化。例如，例如电路系统低电平和电路系统高电平之类的电路系统状态可取决于引脚或信号是在正电路系统还是在负电路系统等中实施而反转。在一些情况下，电路系统状态可以是可编程的，其中可针对给定的电路系统功能反转电路系统状态。 [0076] 如本文所使用，术语“一”被限定为一个或超过一个。并且，权利要求书中对例如“至少一个”和“一个或多个”等引导性短语的使用不应被解释为暗示由不定冠词“一”引导的另一权利要求要素将含有此类引导的权利要求要素的任何特定权利要求限于仅含有一个此类要素的发明，即使是当同一权利要求包括引导性短语“一个或多个”或“至少一个”和例如“一”等不定冠词时也如此。上述适用于定冠词的使用。除非以其它方式陈述，否则例如“第一”和“第二”等术语用于任意地区别这些术语所描述的元件。因此，这些术语未必意图指示此类元件的时间或其它优先级排序。 |
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