一种电容阵列结构

申请号 CN202210427945.6 申请日 2022-04-22 公开(公告)号 CN114726374B 公开(公告)日 2024-04-30
申请人 深圳市灵明光子科技有限公司; 发明人 朱春艳; 张超;
摘要 本 申请 实施例 公开了一种电容阵列结构,包括n个分裂电容,所述第一分裂电容处于阵列的中间,所述第二分裂电容平分成2个所述单元电容分布在所述第一分裂电容的两侧,所述第n分裂电容平分成2n‑1个所述单元电容分布在所述第一分裂电容的两侧;所述每个分裂电容包括1个下极板和1个上极板;所述阵列的所有分裂电容都处于同一排,所有分裂电容的上极板连接在一起。
权利要求

1.一种电容阵列结构,其特征在于,包括n个分裂电容,1倍于单元电容的第一分裂电n‑1
容、2倍于所述单元电容的第二分裂电容、以此类推,2 倍于所述单元电容的第n分裂电容,其中,n为大于等于1的整数;
所述第一分裂电容处于阵列的中间,所述第二分裂电容平分成2个所述单元电容分布n‑1
在所述第一分裂电容的两侧,所述第n分裂电容平分成2 个所述单元电容分布在所述第一分裂电容的两侧;
n‑1
每个所述分裂电容包括1个下极板和1个上极板;所述第n分裂电容包括2 个所述单元n‑1 n‑1
电容,所述2 个所述单元电容的上极板连在一起,所述2 个所述单元电容的下极板连在一起;
所述阵列的所有分裂电容都处于同一排,所有分裂电容的上极板连接在一起,所述第n分裂电容的下极板通过其对应的开关连接到基准电压或地。
2.根据权利要求1所述的电容阵列结构,其特征在于,
所述单元电容的上极板包括2个上插指和1个上基板;所有分裂电容的多个上插指通过所述上基板连接;
所述单元电容的下极板包括1个下插指和1个下基板,第一分裂电容的下插指通过第一n
下基板连接,第二分裂电容的2个下插指通过第二下基板连接,以此类推,第n分裂电容的2‑1
个下插指通过第n下基板连接。
3.根据权利要求2所述的电容阵列结构,其特征在于,在每个上插指的正下方,芯片里面通过注入形成扩散区。
4.根据权利要求2所述的电容阵列结构,其特征在于,在每个下插指的正下方,芯片表面设置多晶多晶硅与下基板电连接。
‑k+1
5.一种电容阵列结构,其特征在于,包括n个分裂电容,2 倍于模电容的第一分裂电‑k+2 ‑k+k
容、2 倍于模块电容的第二分裂电容、以此类推,2 倍于模块电容的第k分裂电容,2倍于n‑k
所述模块电容的第k+1分裂电容、以此类推,2 倍于所述模块电容的第n分裂电容,其中,n为大于等于1的整数,k为大于2小于n的整数;
所述第k分裂电容处于阵列的中间,所述第k+1分裂电容平分成2个所述模块电容分布n‑k
在所述第k分裂电容的两侧,所述第n分裂电容平分成2 个所述模块电容分布在所述第k分裂电容的两侧;
n‑k
每个所述分裂电容包括1个下极板和1个上极板,所述第n分裂电容包括2 个所述模块n‑k n‑k
电容,所述2 个所述模块电容的上极板连在一起,所述2 个所述模块电容的下极板连在一起;
所述阵列的所有分裂电容都处于同一排,所有分裂电容的上极板连接在一起,所述第n分裂电容的下极板通过其对应的开关连接到基准电压或地。
6.根据权利要求5所述的电容阵列结构,其特征在于,
每个分裂电容的上极板包括多个上插指和一个上基板,所述所有上插指通过所述上基板连接;
‑k+1
所述模块电容的下极板包括多个下插指和一个下基板,2 倍于模块电容的第一分裂‑k+2
电容的多个下插指通过第一下基板连接、2 倍于模块电容的第二分裂电容的多个下插指通过第二下基板连接,1倍于模块电容的第k分裂电容的多个下插指通过第k下基板连接,2倍于所述模块电容的所述第k+1分裂电容的多个下插指通过第k+1下基板连接,以此类推,n‑k
2 倍于所述模块电容的第n分裂电容的的多个下插指通过第n下基板连接。
7.根据权利要求6所述的电容阵列结构,其特征在于,当k为4,n为10时,第4分裂电容为模块电容,处于阵列的中间,第5分裂电容分成2个模块电容分布在所述第4分裂电容的两
6
侧,第10分裂电容平分成2个所述模块电容分布在所述第4分裂电容的两侧;
3 3
所述模块电容的下极板包括2个下插指和一个下基板;模块电容的上极板包括2+1个上插指和一个上基板。
6
8.根据权利要求7所述的电容阵列结构,其特征在于,所述第10分裂电容的2个模块电
5
容分布在第9分裂电容的2个模块电容的两侧。
9.根据权利要求7所述的电容阵列结构,其特征在于,第1分裂电容和第2分裂电容依次分布在所述第4分裂电容的左侧最外侧,第3分裂电容分布在所述第4分裂电容的右侧最外侧。
10.根据权利要求7所述的电容阵列结构,其特征在于,第3分裂电容,是由所述模块电容通过减小上插指或/和下插指的金属层数得到的;
所述模块电容包括L层金属,则所述第3分裂电容包括L/2层金属。
11.根据权利要求7所述的电容阵列结构,其特征在于,第1分裂电容是由所述模块电容通过减小上插指或下插指的长度得到的;
所述模块电容的上插指或下插指的长度是P,则所述第1分裂电容上插指或下插指的长‑3
度是P*2 。
12.根据权利要求5所述的电容阵列结构,其特征在于,在每个上插指的正下方,芯片里面通过注入形成扩散区。
13.根据权利要求5所述的电容阵列结构,其特征在于,在每个下插指的正下方,芯片表面设置多晶硅,多晶硅与下基板电连接。
14.一种数模/模数转换器,其特征在于,包括权利要求5至13任一项所述的电容阵列结构,还包括分别控制所述n个分裂电容的n个控制开关。

说明书全文

一种电容阵列结构

技术领域

[0001] 本申请实施例涉及电子领域,尤其涉及一种电容阵列结构。

背景技术

[0002] 逐次逼近型模数转换器(ADC,analog to digital converter)能够提供较高转换速度和较高分辨率,它具备低功耗,面积小的优点,因此运用也越来越广泛。
[0003] 逐次逼近型ADC采用最广泛的是电荷再分配式结构,其中,电荷再分配数模转换电路是它的核心电路,其基本结构是具有二进制权重的电容阵列。电容阵列是转换器的关键部件,而电容阵列结构的关键因素是电容匹配。随着分辨率要求的提高,电容阵列的容值和面积都会更大,对电容的匹配成了一个关键问题。
[0004] 现有的电容阵列结构中每个电容都由单元电容构成,在两个维度上共质心方案排布。然而,随着分辨率的增加,电容阵列增大,电容匹配的难度会越来越大,且占用面积会增大很多,这给用户带来了不便。发明内容
[0005] 本申请提供了一种电容阵列结构,所要解决的技术问题是:如何对分裂电容进行布局,以减小电容所占的芯片面积。
[0006] 本申请提供了一种电容阵列结构,包括n个分裂电容,1倍于单元电容的第一分裂n‑1电容、2倍于所述单元电容的第二分裂电容、以此类推,2 倍于所述单元电容的第n分裂电容,其中,n为大于等于1的整数;所述第一分裂电容处于阵列的中间,所述第二分裂电容平n‑1
分成2个所述单元电容分布在所述第一分裂电容的两侧,所述第n分裂电容平分成2 个所述单元电容分布在所述第一分裂电容的两侧;所述每个分裂电容包括1个下极板和1个上极板;所述阵列的所有分裂电容都处于同一排,所有分裂电容的上极板连接在一起。
[0007] 优选地,所述单元电容的上极板包括2个上插指和1个上基板;所有分裂电容的多个上插指通过所述上基板连接;所述单元电容的下极板包括1个下插指和1个下基板,第一分裂电容的下插指通过第一下基板连接,第二分裂电容的2个下插指通过第二下基板连接,n‑1以此类推,第n分裂电容的2 个下插指通过第n下基板连接。
[0008] 优选地,在每个上插指的正下方,芯片里面通过注入形成扩散区。
[0009] 优选地,在每个下插指的正下方,芯片表面设置多晶多晶硅与下基板电连接。
[0010] 由此可见:单元电容处于阵列的中间,其他的电容均平分成偶数个单元电容设置于中间电容的两侧,所有电容均处于同一行,每两个紧挨的电容共用一个上插指,阵列的所有电容的上插指都通过上基板连接,每个分裂电容的下插指与各自的下基板连接。所有电容处于同一行,且所有电容共用上基板,从而只需从一个维度进行电容匹配,且可以较大减少占用面积,减小芯片尺寸,从而降低成本。
[0011] 本申请还提供了一种电容阵列结构,包括n个分裂电容,2‑k+1倍于模电容的第一‑k+2 ‑k+k分裂电容、2 倍于模块电容的第二分裂电容、以此类推,2 倍于模块电容的第k分裂电n‑k
容,2倍于所述模块电容的第k+1分裂电容、以此类推,2 倍于所述模块电容的第n分裂电容,其中,n为大于等于1的整数,k为小于n的整数;所述第k分裂电容处于阵列的中间,所述第k+1分裂电容平分成2个所述模块电容分布在所述第k分裂电容的两侧,所述第n分裂电容n‑k
平分成2 个所述模块电容分布在所述第k分裂电容的两侧;所述每个分裂电容包括1个下极板和1个上极板;所述阵列的所有分裂电容都处于同一排,所有分裂电容的上极板连接在一起。
[0012] 优选地,每个分裂电容的上极板包括多个上插指和一个上基板,所述所有上插指‑k+1通过所述上基板连接;所述模块电容的下极板包括多个下插指和一个下基板,2 倍于模‑k+2
块电容的第一分裂电容的多个下插指通过第一下基板连接、2 倍于模块电容的第二分裂电容的多个下插指通过第二下基板连接,1倍于模块电容的第k分裂电容的多个下插指通过第k下基板连接,2倍于所述模块电容的所述第k+1分裂电容的多个下插指通过第k+1下基板n‑k
连接,以此类推,2 倍于所述模块电容的第n分裂电容的的多个下插指通过第n下基板连接。
[0013] 优选地,当k为4,n为10时,第4分裂电容为模块电容,处于阵列的中间,所述第5分6
裂电容分成2个模块电容分布在所述第4分裂电容的两侧,所述第10分裂电容平分成2个所
3
述模块电容分布在所述第4分裂电容的两侧;所述模块电容的下极板包括2个下插指和一
3
个下基板;模块电容的上极板包括2+1个上插指和一个上基板。
[0014] 优选地,所述第10分裂电容的26个模块电容分布在所述第9分裂电容的25个模块电容的两侧。
[0015] 优选地,第1分裂电容和第2分裂电容依次分布在所述第4分裂电容的左侧最外侧,第3分裂电容分布在所述第4分裂电容的右侧最外侧。
[0016] 优选地,所述第3分裂电容,是由所述模块电容通过减小上插指或/和下插指的金属层数得到的;所述模块电容包括L层金属,则所述第3分裂电容包括L/2层金属。
[0017] 优选地,所述第1分裂电容是由所述模块电容通过减小上插指/下插指的长度得到的;所述模块电容的上插指/下插指的长度是P,则所述第1分裂电容上插指/下插指的长度‑3是P*2 。
[0018] 本申请又提供了一种数模/模数转换器,包括前述电容阵列结构,还包括分别控制所述n个分裂电容的n个控制开关
[0019] 从以上技术方案可以看出,本申请实施例具有以下优点:
[0020] 将模块电容位于阵列中间,所述每个分裂电容包括1个下极板和1个上极板;所述阵列的所有分裂电容都处于同一排,所有分裂电容的上极板连接在一起,从1个模块电容到n‑k第2 个模块电容,电容匹配和连接变得容易和简单了。所有电容处于同一行,且所有电容共用上基板,从而只需从一个维度进行电容匹配,且可以较大减少占用面积,减小芯片尺寸,从而降低成本。
附图说明
[0021] 图1为本申请电荷再分配数模转换器电路示意图;
[0022] 图2为本申请电容阵列结构一个实施例示意图;
[0023] 图3为本申请单元电容示意图;
[0024] 图4为本申请单元电容关于切面A的剖视图;
[0025] 图5为本申请电容阵列结构另一实施例示意图;
[0026] 图6为本申请容值为单元电容两倍的电容示意图;
[0027] 图7为本申请容值为单元电容一半的电容示意图;
[0028] 图8为本申请设置有匹配电容的阵列示意图;
[0029] 图9为现有技术的分裂电容的分布示意图。

具体实施方式

[0030] 本申请实施例提供了一种电容阵列结构。
[0031] 现有的电容阵列结构中每个电容都由单元电容构成,在两个维度上共质心方案排布。然而随着分辨率的增加,占用面积会增大很多。本申请的电容阵列结构在一个维度上排布,能够解决上述问题。
[0032] 本申请电容阵列结构对应的电路是电荷再分配数模转换器电路。请参阅图1,本申请电荷再分配数模转换器电路包括:多个电容、运算放大器和多个单刀双掷开关;
[0033] 多个电容中最小容值的电容为单元电容,其他电容的容值为单元电容的2n‑1倍,n为大于0的整数,每个电容的一端均接于运算放大器的同相端,每个电容的另一端均接于各自对应的单刀双掷开关,每个单刀双掷开关的常闭触头接地,每个单刀双掷开关的常开触头接Vref端,运算放大器的反相端和输出端均接于Vout端。
[0034] D0至Dn‑1为数字信号,用于控制对应的单刀双掷开关。当数字信号为1时,单刀双掷开关的常开触头与静触头相接,电容的下极板与Vref端相连,则Vout=Vref。
[0035] 实施例一
[0036] 本申请提供基于上述电路设计的电容阵列结构,包括n个分裂电容,1倍于单元电n‑1容的第一分裂电容、2倍于所述单元电容的第二分裂电容、以此类推,2 倍于所述单元电容的第n分裂电容,其中,n为大于等于1的整数;所述第一分裂电容处于阵列的中间,所述第二分裂电容平分成2个所述单元电容分布在所述第一分裂电容的两侧,所述第n分裂电容平分n‑1
成2 个所述单元电容分布在所述第一分裂电容的两侧;所述每个分裂电容包括1个下极板和1个上极板;所述阵列的所有分裂电容都处于同一排,所有分裂电容的上极板连接在一起。
[0037] 请参阅图2,每一个C表示一个单元电容,处于阵列正中间的是第一分裂电容,2C表示2倍于单元电容的第二分裂电容,其将所属的2个单元电容平均分布于第一分裂电容的两2
侧,每侧一个。4C表示2倍于单元电容的第三分裂电容,其将所属的4个单元电容平均分布于中间电容的两侧,每侧两个,依此类推。
[0038] 所述每个分裂电容包括1个下极板和1个上极板;所述阵列的所有分裂电容都处于同一排,所有分裂电容的上极板连接在一起。这样可以实现上极板共用,进一步减小分裂电容所占用的面积。
[0039] 如图9所示,现有技术中,第一分裂电容、第二分裂电容、第三分裂电容处于二维空间,其分布不在同一排,没有办法共用上极板,而且所有单元电容之间有比较多的空隙。因此,如果针对相同的n个分裂电容,本申请分裂电容所占用的面积比现有技术下的二维排布会小很多。
[0040] 进一步地,请参阅图3,所述单元电容的上极板包括2个上插指304和1个上基板301;所有分裂电容的多个上插指通过所述上基板连接;所述单元电容的下极板包括1个下插指307和1个下基板305,第一分裂电容的下插指通过第一下基板连接,第二分裂电容的2个下插指通过第二下基板连接,以此类推,第n分裂电容的2n‑1个下插指通过第n下基板连接。
[0041] 进一步地,在每个上插指的正下方,芯片里面通过注入形成扩散区。在每个下插指的正下方,芯片表面设置多晶硅,多晶硅与下基板电连接。
[0042] 请参阅图3,上插指304通过上连接部302与上基板301连接,下插指307通过下连接部306与下基板305连接,在上插指304的正下方,芯片表面通过注入形成扩散区303,在下插指307的正下方,芯片表面设置多晶硅308,多晶硅308与下插指307电连接。
[0043] 可以理解的是,扩散区303用于上插指304的对地屏蔽,而多晶硅308用于保持对地电容的稳定,扩散区303和多晶硅308可设置也可不设置,具体此处不做限定。
[0044] 请参阅图4,图4为图3中的单元电容关于切面A的剖视图。上下极板之间形成电容,具体来说,上下极板的有效电容主要由上插指和下插指构成,上下插指由多层金属叠放构成,每两层金属间设有绝缘层。图4以4层金属为例,每一层金属的上插指401和下插指402形成一个小电容,该小电容包括两个C1,上插指401和下极板402间的电容由4个小电容构成。
[0045] 本实施例中,如图2所示,单元电容处于阵列的中间,其他的电容均平分成偶数个单元电容设置于中间电容的两侧,所有电容均处于同一行,每两个紧挨的电容共用一个上插指,阵列的所有电容的上插指都通过上基板连接,每个分裂电容的下插指与各自的下基板连接。所有电容处于同一行,且所有电容共用上基板,从而只需从一个维度进行电容匹配,且可以较大减少占用面积,减小芯片尺寸,从而降低成本。
[0046] 实施例二
[0047] 本实施例提供了另一种电容阵列结构,包括n个分裂电容,2‑k+1倍于模块电容的第‑k+2 ‑k+k一分裂电容、2 倍于模块电容的第二分裂电容、以此类推,2 倍于模块电容的第k分裂电n‑k
容,2倍于所述模块电容的第k+1分裂电容、以此类推,2 倍于所述模块电容的第n分裂电容,其中,n为大于等于1的整数,k为小于n的整数;所述第k分裂电容处于阵列的中间,所述第k+1分裂电容平分成2个所述模块电容分布在所述第k分裂电容的两侧,所述第n分裂电容n‑k
平分成2 个所述模块电容分布在所述第k分裂电容的两侧;所述每个分裂电容包括1个下极板和1个上极板;所述阵列的所有分裂电容都处于同一排,所有分裂电容的上极板连接在一起。
[0048] 每个分裂电容的上极板包括多个上插指和一个上基板,所述所有上插指通过所述‑k+1上基板连接;所述模块电容的下极板包括多个下插指和一个下基板,2 倍于模块电容的‑k+2
第一分裂电容的多个下插指通过第一下基板连接、2 倍于模块电容的第二分裂电容的多个下插指通过第二下基板连接,1倍于模块电容的第k分裂电容的多个下插指通过第k下基板连接,2倍于所述模块电容的所述第k+1分裂电容的多个下插指通过第k+1下基板连接,以n‑k
此类推,2 倍于所述模块电容的第n分裂电容的的多个下插指通过第n下基板连接。
[0049] 如图5所示,以k为4,n为10为例,第4分裂电容为模块电容C1,处于阵列的中间,所述第5分裂电容分成2个模块电容分布在所述第4分裂电容的两侧,所述第10分裂电容平分6 3
成2(64)个所述模块电容分布在所述第4分裂电容的两侧;所述模块电容的下极板包括2个
3
下插指和一个下基板;模块电容的上极板包括2+1个上插指和一个上基板;所述第10分裂
6 5
电容的2(64)个模块电容分布在所述第9分裂电容的2(32)个模块电容的两侧。
[0050] 这10个分裂电容匹配性越好,作为ADC或ADC的一部分使用时,其转换的分辨率越好,转换精度越高。
[0051] 第1分裂电容和第2分裂电容依次分布在所述第4分裂电容的左侧最外侧,第3分裂电容分布在所述第4分裂电容的右侧最外侧。
[0052] 较小的分裂电容(容值小于模块电容),其结构依然和模块电容相同,第1分裂电容和第2分裂电容最小,放在第4分裂电容的左侧最外侧;第3分裂电容放在第4分裂电容的右侧最外侧。这样,第1和第2分裂电容合起来可以相对于第4分裂电容,与第3分裂电容匹配。
[0053] 实施例一中如果n为10,则第10分裂电容包括29个单元电容,从1个单元电容到第293
单元电容,要做电容匹配和连接,难度是比较大的。而实施例二中,用的是将2个单元电容
6 6
作为模块电容C1,如果n为10,则第10分裂电容包括2个模块电容,从1个模块电容到第2 个模块电容,电容匹配和连接,变得容易和简单了。
[0054] 较小的分裂电容可以有多种获得方式,包括:
[0055] 方式一:所述第3分裂电容,是由所述模块电容通过减小上插指或/和下插指的金属层数得到的;所述模块电容包括L层金属,则所述第3分裂电容包括L/2层金属。如果模块电容是4层金属,则第3分裂电容是2层金属,所以只有2层的上插指连接到上基板,相应地,这2层的下插指连接到下基板,这样就能构成一个1/2倍于模块电容的第3分裂电容。如果模块电容采用的金属层数比较多如8层,则第2分裂电容,可以只用2层金属,而第1分裂电容,可以只用1层金属。
[0056] 方式二:所述第1分裂电容是由所述模块电容通过减小上插指/下插指的长度得到的;所述模块电容的上插指/下插指的长度是P,则所述第1分裂电容上插指/下插指的长度‑3是P*2 。如模块电容的上插指/下插指的长度是16um,则所述第1分裂电容上插指/下插指的长度是2um,第2分裂电容的插指长度是4um,第2分裂电容的插指长度是8um。
[0057] 方式三、第1至第3分裂电容,可以既减小插指金属层数,又减小插指长度得到。因为如果模块电容的金属层数不多,而插指长度也较短,可能需要2种方式结合使用。
[0058] 在每个上插指的正下方,芯片里面通过注入形成扩散区。在每个下插指的正下方,芯片表面设置多晶硅,多晶硅与下基板电连接。请参阅图3,上插指304通过上连接部302与上基板301连接,下插指307通过下连接部306与下基板305连接,在上插指304的正下方,芯片表面通过注入形成扩散区303,在下插指307的正下方,芯片表面设置多晶硅308,多晶硅308与下插指307电连接。
[0059] 可以理解的是,扩散区303用于上插指304的对地屏蔽,而多晶硅308用于保持对地电容的稳定,扩散区303和多晶硅308可设置也可不设置,具体此处不做限定。
[0060] 当上述实施例的结构需提高结构的良率时,需设置匹配电容,匹配电容又称dummy电容。阵列中与第m分裂电容临近的基准电容,与第m分裂电容之间设置有匹配电容,匹配电容的一侧和第m分裂电容共用1个上极板,匹配电容的另一侧和与第m分裂电容临近的基准电容共用1个上极板。
[0061] 例如,请参阅图3、图6和图7,分别表示单元电容,容值为单元电容两倍的电容和容值为单元电容一半的电容,将三者列于同一阵列中。然而容值为单元电容一半的电容的上极板结构与另外两个电容的上极板结构不同,不能共用,此时需在容值为单元电容一半的电容和单元电容间设置匹配电容。请参阅图8,虚线框即为匹配电容,匹配电容能够提高结构的良率。
[0062] 实施例三
[0063] 本申请提供了一种数模/模数转换器,包括实施例二所述的电容阵列结构,还包括分别控制所述n个分裂电容的n个控制开关。
[0064] 所有分裂电容处于同一行,且所有电容共用上基板,从而只需从一个维度进行电容匹配,且可以较大减少占用面积,减小芯片尺寸,从而降低成本。
[0065] 这n个分裂电容匹配性越好,作为ADC或ADC的一部分使用时,其转换的分辨率越好,转换精度越高。
[0066] 以上对本申请所提供的电容阵列结构进行了详细介绍,本文中应用了具体个例对本申请的原理及实施方式进行了阐述,以上实施例的说明只是用于帮助理解本申请的方法及其核心思想;同时,对于本领域的一般技术人员,依据本申请的思想,在具体实施方式及应用范围上均会有改变之处,综上所述,本说明书内容不应理解为对本申请的限制。
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