晶振驱动电路 |
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| 申请号 | CN201911164284.7 | 申请日 | 2019-11-25 | 公开(公告)号 | CN111082802B | 公开(公告)日 | 2023-04-28 |
| 申请人 | 上海华虹宏力半导体制造有限公司; | 发明人 | 邵博闻; | ||||
| 摘要 | 本 发明 公开了一种晶振驱动 电路 ，包含：第一～第四PMOS，第一～第四NMOS，第一～第三 电阻 ，第一及第二 开关 ，电容；本发明所述的晶振驱动电路，通过两个开关及一电容组成开关电容，在晶振起振前开关电容不工作，不影响驱动电路的启动速度，而当晶振起振后，开关电容工作使第四PMOS关断，降低偏置 电流 为原始值，不增加偏置电流的功耗。 | ||||||
| 权利要求 | 1.一种晶振驱动电路，其特征在于：所述的驱动电路包含： |
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| 说明书全文 | 晶振驱动电路技术领域背景技术[0002] 在时序电路中，晶体振荡器，简称晶振，是最基本的电子元器件，在集成电路中被广泛使用。晶体振荡器是指从一块石英晶体上按一定方位角切下薄片(简称为晶片)，在它的两个对应面上涂敷银层作为电极，在每个电极上各焊一根引线接到管脚上，再加上封装外壳就构成了石英晶体谐振器，简称为石英晶体或晶体、晶振。而在封装内部添加IC组成振荡电路的晶体元件称为晶体振荡器。其产品一般用金属外壳封装，也有用玻璃壳、陶瓷或塑料封装的。 [0003] 晶振在电气上可以等效成一个电容和一个电阻并联再串联一个电容的二端网络，电工学上这个网络有两个谐振点，以频率的高低分其中较低的频率为串联谐振，较高的频率为并联谐振。由于晶体自身的特性致使这两个频率的距离相当的接近，在这个极窄的频率范围内，晶振等效为一个电感，所以只要晶振的两端并联上合适的电容它就会组成并联谐振电路。这个并联谐振电路加到一个负反馈电路中就可以构成正弦波振荡电路，由于晶振等效为电感的频率范围很窄，所以即使其他元件的参数变化很大，这个振荡器的频率也不会有很大的变化。 [0004] 传统的晶振驱动电路如图1所示，包含有3个PMOS管(MP1～MP3)，3个NMOS管(MN1～MN3)，MP2与MN2串接，MP3与MN3串接，MP1、MP2、MP3的栅极连在一起并与MP2的漏极短接，MP1与MN1之间通过一电阻R1串接，且MN1的栅极与MP1的漏极相连，MN2的栅极一MN1的漏极相连，MN3的栅极与晶振相连再通过电阻Rf连接到MP3的漏极。 [0006] 上述驱动电路的特点是： [0007] 如果偏置电流小，则电路启动慢；如果偏置电流大，则稳定后又会造成电流浪费。 [0008] MN2的宽长比是MN1的N倍，在R1上产生电流:IB＝(kT/q)*lnN/R1； [0009] 其中K:波尔兹曼常数T:温度q:电荷常量。 [0010] 放大器AMP将X1和X2的信号放大到电源对地。 发明内容[0011] 本发明所要解决的技术问题在于提供一种晶振驱动电路，具有快速启动的特性且不增加功耗。 [0012] 为解决上述问题，本发明所述的晶振驱动电路，包含： [0014] 所述第一PMOS通过第一电阻与第一NMOS串接，第一NMOS的源极接地，第一PMOS的源极接电源； [0015] 所述第二PMOS与第二NMOS串接，第二NMOS的源极接地，第二PMOS的源极接电源； [0016] 所述第三PMOS与第三NMOS串接，第三NMOS的源极接地，第三PMOS的源极接电源； [0017] 所述第四PMOS与第四NMOS串接，第四NMOS的源极接地，第四PMOS的源极接第二PMOS的漏极； [0018] 所述第一PMOS、第二PMOS、第三PMOS的栅极相连再与第二PMOS的漏极相连； [0019] 所述第一NMOS的栅极与第一PMOS的漏极相连，第二NMOS的栅极与第一NMOS的漏极以及第四NMOS的栅极相连； [0020] 所述第四PMOS的栅极接DET控制信号； [0021] 所述第一开关的第一端接电源，所述第一开关的第二段与第二开关的第一端相连，所述第二开关的第二端通过第三电阻接地，所述第二开关的第二段为DET控制信号； [0022] 所述电容的第一端与第一开关的第一端相连，电容的第二端接地； [0023] 所述晶振与第三NMOS的栅极以及通过第二电阻与第三NMOS的漏极相连。 [0024] 进一步地改进是，所述第一开关、第二开关以及电容组成开关电容，等效电阻为: [0025] [0026] 其中C为电容容值，F为晶振频率。 [0027] 进一步地改进是，在起振时，开关电容不工作。 [0028] 进一步地改进是，当DET控制信号为低电平时，第四PMOS导通，第四NMOS的宽长比是第一NMOS的M倍,所述M≥1，M为整数。 [0029] [0030] 进一步地改进是，在起振后，开关电容工作。 [0031] 进一步地改进是，开关电容工作后，其等效电阻Req远远小于第三电阻，DET控制信号为高电平，此时第四PMOS关断： [0032] [0033] 本发明所述的晶振驱动电路，通过两个开关及一电容组成开关电容，在晶振起振前开关电容不工作，不影响驱动电路的启动速度，而当晶振起振后，开关电容工作使第四PMOS关断，降低偏置电流为原始值，不增加偏置电流的功耗。附图说明 [0034] 图1是传统的晶振驱动电路结构图。 [0035] 图2是本发明晶振驱动电路结构图。 具体实施方式[0036] 本发明所述的晶振驱动电路，如图2所示，所述电路包含第一～第四PMOS(对应于MP1～MP4)，第一～第四NMOS(对应于MN1～MN4)，第一～第三电阻(第一电阻R1,第二电阻Rf,第三电阻Ra)，第一及第二开关(SW1、SW2)，电容Ca。 [0037] 所述第一PMOS通过第一电阻与第一NMOS串接，第一NMOS的源极接地，第一PMOS的源极接电源。 [0038] 所述第二PMOS与第二NMOS串接，第二NMOS的源极接地，第二PMOS的源极接电源。 [0039] 所述第三PMOS与第三NMOS串接，第三NMOS的源极接地，第三PMOS的源极接电源。 [0040] 所述第四PMOS与第四NMOS串接，第四NMOS的源极接地，第四PMOS的源极接第二PMOS的漏极。 [0041] 所述第一PMOS、第二PMOS、第三PMOS的栅极相连再与第二PMOS的漏极相连。 [0042] 所述第一NMOS的栅极与第一PMOS的漏极相连，第二NMOS的栅极与第一NMOS的漏极以及第四NMOS的栅极相连。 [0043] 所述第四PMOS的栅极接DET控制信号。 [0044] 所述第一开关的第一端接电源，所述第一开关的第二段与第二开关的第一端相连，所述第二开关的第二端通过第三电阻接地，所述第二开关的第二段为DET控制信号。 [0045] 所述电容的第一端与第一开关的第一端相连，电容的第二端接地。 [0046] 所述晶振与第三NMOS的栅极以及通过第二电阻与第三NMOS的漏极相连。 [0047] 另外还包含有一运放(运算放大器)，晶振起振后的时钟经过运放后产生正反向时钟信号，所述正向时钟信号还提供给第一开关以控制第一开关的开合，所述反向时钟信号提供给第二开关以控制第二开关的开合。 [0048] 上述电路结构即为本发明提供的晶振驱动电路，与传统结构相比，本电路增加了第四PMOS以及第四NMOS，以及两个开关及电容、电阻形成开关电容。 [0049] 其工作原理是： [0050] 由第一开关SW1、第二开关SW2以及电容Ca组成开关电容，此开关电容的等效电阻为Req为: [0051] [0052] 其中C为电容Ca的电容值，F为晶振频率。 [0053] 当晶振没有起振时，开关电容不工作，此时DET控制信号为低电平，受DET信号控制的第四PMOS MP4处于导通状态，由于第四NMOS的宽长比是第一NMOS的M倍，所述M≥1，M为整数，此时流过R1的电流为： [0054] [0055] IB0是晶振没有起振时流过偏置电路R1的电流值，其具有比传统结构产生的偏置电流IB＝(kT/q)*lnN/R1更大的电流值，能加快驱动电路的启动速度。 [0056] 当晶振起振后，开关电容开始工作，由第一开关SW1、第二开关SW2以及电容Ca组成的开关电容的等效电阻Req远远小于Ra,DET控制信号为高电平，第四PMOS MP4关断，此时流过R1的电流为： [0057] [0058] 由上述说明可以看出，在晶振启动后，本发明的偏置电流与传统结构的偏置电流相同，也就是说，在晶振起振后，本发明的电路结构并没有增加功耗。 |
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