鉴相器及其工作方法、时钟与数据恢复电路、电子设备 |
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| 申请号 | CN202211314210.9 | 申请日 | 2022-10-25 | 公开(公告)号 | CN117938148A | 公开(公告)日 | 2024-04-26 |
| 申请人 | 华为技术有限公司; | 发明人 | 陈焱沁; 王晓婷; | ||||
| 摘要 | 本 申请 实施例 提供一种鉴相器及其工作方法、时钟与数据恢复 电路 、 电子 设备，涉及集成电路技术领域，用于解决如何提高鉴相器性能的问题。鉴相器包括数据积分器，与 采样 时钟端均耦接，用于根据采样时钟端的 信号 ，对输入数据进行积分；数据采样比较器，用于将数据积分器的输出与设定值进行采样比较；跳变沿积分器；与采样时钟端耦接，用于根据采样时钟端的信号，对输入数据进行积分；跳变沿采样比较器；用于将跳变沿积分器的输出与设定值进行采样比较；逻辑处理器，用于对数据采样比较器的比较结果和跳变沿采样比较器的比较结果进行逻辑处理，并输出超前滞后的处理结果。 | ||||||
| 权利要求 | 1.一种鉴相器，其特征在于，包括： |
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| 说明书全文 | 鉴相器及其工作方法、时钟与数据恢复电路、电子设备技术领域[0001] 本申请涉及集成电路技术领域，尤其涉及一种鉴相器及其工作方法、时钟与数据恢复电路、电子设备。 背景技术[0002] 在串行数据通信传输中，收发电路负责将内部并行数据与外部串行数据进行转换。在发送端，利用高速时钟采样的原理，将并行数据中的位数据逐个送到传输介质上，实现并行到串行的转换。而在接收端，由于发送端与接收端没有共享的时钟信号进行数据的同步，接收端需要从接收到的串行数据流中恢复出时钟信号以实现同步操作，而时钟与数据恢复电路(clock and data recovery，CDR)就是负责将串行数据中的恢复时钟和恢复数据提取出来。后级的串行转并行电路再将恢复数据转换为并行数据输出，同时还可以判断输入串行数据的特征码型，实现字节同步。 [0003] 在CDR电路中，需要使用鉴相器来判断所恢复的时钟信号与数据码元之间的相位关系，从而通过反馈环路对时钟信号进行调节以获得最佳上升沿。因此，鉴相器的性能对CDR电路准确性有着至关重要的影响。发明内容 [0004] 本申请实施例提供一种鉴相器及其工作方法、时钟与数据恢复电路、电子设备，用于解决如何提高鉴相器性能的问题。 [0005] 为达到上述目的，本申请采用如下技术方案： [0006] 本申请实施例的第一方面，提供一种鉴相器，包括：数据积分器，与数据输入端和采样时钟端均耦接，用于根据采样时钟端的采样时钟，对数据输入端的输入数据进行积分；数据采样比较器，与数据积分器耦接，用于将数据积分器的输出与设定值进行采样比较；跳变沿积分器；与数据输入端和采样时钟端均耦接，用于根据采样时钟端的采样时钟，对输入数据进行积分；跳变沿采样比较器；与跳变沿积分器耦接，用于将跳变沿积分器的输出与设定值进行采样比较；逻辑处理器，与数据采样比较器和跳变沿采样比较器均耦接，用于对数据采样比较器的比较结果和跳变沿采样比较器的比较结果进行逻辑处理，并输出处理结果。 [0007] 本申请实施例提供的鉴相器中，对数据输入端输入的数据流的数据段的采样由数据积分器等效完成，对数据流的跳变沿的采样由跳变沿积分器等效完成。而完成数据段采样和跳变沿采样只需要外部系统向采样时钟端提供一个采样时钟即可。采样时钟的采样周期等于一个UI，鉴相器的采样率等于波特率，可以有效降低鉴相器的功耗，提升鉴相器的性能。在此基础上，数据采样比较器支路上设置有数据积分器，跳变沿采样比较器支路上设置有跳变沿积分器。虽然数据积分器和跳变沿积分器各自的增益均会引入输出结果的延迟和非理想性，但是数据积分器引入的延迟和非理想性和跳变沿积分器引入的延迟和非理想性可以相互抵消，以改善因积分器的引入所带来的抖动容忍下降的问题，提高鉴相器的抖动容忍，进一步提升鉴相器的性能。 [0008] 在一种可能的实现方式中，鉴相器还包括时钟延迟器；采样时钟端、数据积分器以及跳变沿积分器均耦接于时钟延迟器，时钟延迟器用于接收采样时钟端的采样时钟，输出延迟采样时钟。本申请实施例提供的鉴相器，在一些实现方案中，虽然需要用到采样时钟和延迟采样时钟，但是通过设置时钟延迟器，由时钟延迟器输出延迟采样时钟。可以实现只需要外部系统向采样时钟端提供一个采样时钟即可。而时钟延迟器输出延迟采样时钟所带来的增益问题，可以由数据积分器和跳变沿积分器的增益来抵消，以提高鉴相器的性能。 [0009] 在一种可能的实现方式中，数据积分器用于由采样时钟的第N个上升沿起始至延迟采样时钟的第N个上升沿结束，对数据输入端的输入数据进行积分；跳变沿积分器用于由延迟采样时钟的第N个上升沿起始至采样时钟的第N+1个上升沿结束，对数据输入端的输入数据进行积分；N为正整数。这是一种结构简单的实现方式。 [0010] 在一种可能的实现方式中，数据积分器用于由延迟采样时钟的第N‑1个上升沿起始至采样时钟的第N个上升沿结束，对数据输入端的输入数据进行积分；跳变沿积分器用于由采样时钟的第N个上升沿起始至采样时钟的第N个上升沿结束，对数据输入端的输入数据进行积分；N为正整数。这是一种结构简单的实现方式。 [0011] 在一种可能的实现方式中，数据积分器和跳变沿积分器结构相同。一方面可使电路结构简单，另一方面可使二者增益相近。 [0012] 在一种可能的实现方式中，鉴相器还包括增益控制器；增益控制器与跳变沿积分器耦接，用于向跳变沿积分器输出偏置电流。通过在鉴相器中设置增益控制器，增益控制器可以对跳变沿积分器进行增益补偿，以使数据积分器的增益和跳变沿积分器的增益尽量相等，以尽可能的将数据积分器引入的延迟和非理想性和跳变沿积分器引入的延迟和非理想性相互抵消，提高鉴相器的性能。 [0013] 在一种可能的实现方式中，增益控制器包括运算放大器、反相器、第一晶体管、第二晶体管、第一开关、第二开关以及电容；运算放大器的输入端与基准电压端耦接，运算放大器的另一输入端与第一节点耦接，运算放大器的输出端与第一晶体管的栅极耦接；第一晶体管的第一极与第一电压端耦接，第一晶体管的第二极与第一节点耦接；第二晶体管的栅极与运算放大器的输出端耦接，第二晶体管的第一极与第一电压端耦接，第二晶体管的第二极与跳变沿积分器耦接；第一开关耦接于第一节点与第二节点之间；第一开关的控制端与采样时钟端耦接；反相器的输入端与采样时钟端耦接，反相器的输出端与第二开关的控制端耦接；第二开关和电容并联耦接于第二节点与第二电压端之间。这是一种结构简单的实现方式。 [0014] 在一种可能的实现方式中，时钟延时器包括缓冲器。这是一种结构简单的实现方式。 [0015] 在一种可能的实现方式中，逻辑处理器具有第一输出端和第二输出端；逻辑处理器用于从第一输出端输出数字信号，表征采样时钟的相位相对输入数据的相位超前；逻辑处理器用于从第二输出端输出数字信号，表征采样时钟的相位相对输入数据的相位滞后。这是一种结构简单的实现方式。 [0016] 在一种可能的实现方式中，设定值为0。这是一种结构简单的实现方式。 [0018] 本申请实施例第二方面提供的时钟与数据恢复电路包括第一方面任一项的鉴相器，其有益效果与鉴相器的有益效果相同，此处不再赘述。 [0019] 本申请实施例的第三方面，提供一种电子设备，包括驱动芯片和时钟与数据恢复电路；时钟与数据恢复电路设置在驱动芯片内；时钟与数据恢复电路第二方面的时钟与数据恢复电路。 [0020] 本申请实施例的第四方面，提供一种鉴相器的工作方法，包括：数据积分器对数据输入端的输入数据进行积分；数据采样比较器将数据积分器的输出与设定值进行采样比较；跳变沿积分器对输入数据进行积分；跳变沿采样比较器将跳变沿积分器的输出与设定值进行采样比较；逻辑处理器对数据采样比较器的比较结果和跳变沿采样比较器的比较结果进行逻辑处理，并输出处理结果。 [0023] 图1B为本申请实施例提供的电子设备的布局示意图； [0024] 图1C为本申请实施例提供的源极驱动电路的框架示意图； [0025] 图1D为本申请实施例提供的时钟与数据恢复电路的框架示意图； [0026] 图2A为本申请实施例示意的一种鉴相器的框架示意图； [0027] 图2B和图2C为本申请实施例示意的一种图2A所示的鉴相器的原理示意图； [0028] 图3A为本申请实施例提供的一种鉴相器的框架示意图； [0029] 图3B为本申请实施例提供的一种积分器的原理图； [0030] 图3C为本申请实施例提供的一种图2A所示的鉴相器的原理示意图； [0031] 图3D为本申请实施例示意的另一种鉴相器的原理示意图； [0032] 图4A为本申请实施例提供的一种鉴相器的结构示意图； [0033] 图4B为本申请实施例提供的另一种鉴相器的结构示意图； [0034] 图5A为本申请实施例提供的一种鉴相器的原理示意图； [0035] 图5B为本申请实施例提供的一种鉴相器的抖动容忍示意图； [0036] 图5C为本申请实施例提供的另一种鉴相器的原理示意图； [0037] 图6为本申请实施例提供的又一种鉴相器的结构示意图； [0038] 图7为本申请实施例提供的一种增益控制器的结构示意图。 具体实施方式[0039] 下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。 [0040] 以下，术语“第二”、“第一”等仅用于描述方便，而不能理解为控制或暗示相对重要性或者隐含指明所控制的技术特征的数量。由此，限定有“第二”、“第一”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。 [0041] 此外，本申请实施例中，“上”、“下”、“左”、“右”等方位术语可以包括但不限于相对附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语可以是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件附图所放置的方位的变化而相应地发生变化。 [0042] 在本申请实施例中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。此外，术语“相耦接”可以是直接的电性连接，也可以通过中间媒介间接的电性连接。术语“接触”可以是直接接触，也可以是通过中间媒介间接的接触。 [0043] 本申请实施例中，“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。 [0044] 在开始介绍本申请实施例的细节之前，先对本申请实施例中应用到的技术术语进行定义解释。 [0045] 时钟与数据恢复电路(clock and data recovery，CDR)：根据输入数据恢复出对应频率时钟，再用此时钟采样数据。 [0046] 鉴相器(PHASE DETECTOR简称PD)：是时钟与数据恢复电路中用来鉴定采样时钟和输入数据相位差的电路。 [0047] 波特率：对于本申请实施例讨论范围内的数据而言，波特率就是数据传输速率，如3Gb/S对应波特率就是3Gb/S。 [0048] 波特率采样鉴相器：指采样率等于输入数据波特率的鉴相器。 [0049] BANG BANG鉴相器(BANG BANG phase detector，BBPD)：最传统的鉴相器电路名称，其采样率为波特率两倍。 [0050] 采样比较器：其行为大致是输入时钟上升沿到来时，比较输入信号与0的关系，输入大于0则输出高电平，输入小于0则输出低电平。 [0051] UI(unit interval)：指数据传输的最小间隔单元，比如3Gb/S的数据率其UI就是333.3333pS。 [0052] 非理想性：包含了积分器的时钟注入、时钟馈通、电荷分享、非线性、建立时间等，这些因素实际上都可以等效到积分器的延迟上。 [0053] 抖动容忍(jitter tolerance)：是衡量始终数据恢复电路性能的核心指标，一般指电路能够容忍数据多大的抖动，一般而言抖动大到采样时钟落在数据的跳变沿上就认为电路采样已经出现错误。 [0054] 缓冲器(buffer)和反相器(inverter)：两者都是最基本的数字逻辑处理器，缓冲器的输出和输入保持同向，反相器的输入和输出是反向。 [0056] 本申请实施例提供一种的电子设备。该电子设备例如为消费性电子产品、家居式电子产品、车载式电子产品、金融终端产品、视频传输用电子设备等。其中，消费性电子产品如为手机(mobile phone)、平板电脑(pad)、笔记本电脑、电子阅读器、个人计算机(personal computer，PC)、个人数字助理(personal digital assistant，PDA)、桌面显示器、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)终端设备、增强现实(augmented reality，AR)终端设备、无人机等。家居式电子产品如为智能门锁、电视、遥控器、冰箱、充电家用小型电器(例如豆浆机、扫地机器人)等。车载式电子产品如为车载导航仪、车载高密度数字视频光盘(digital video disc，DVD)等。金融终端产品如为自动取款机(automated teller machine，ATM)机、自助办理业务的终端等。视频传输电子设备如为网络视频录像机(network video recorder，NVR)、数字视频录像机(digital video recorder，DVR)、数字硬盘录像机(XVR)、编码器(DVS)、一体机、工控机、网关、行业主机等后端产品。电子设备也可以是机顶盒等具有音频/视频传输需求的电子设备。 [0057] 以下为了方便说明，以电子设备为平板电脑为例进行举例说明。如图1A所示，电子设备1主要包括盖板11、显示面板12、中框13以及后壳14。后壳14和显示面板12分别位于中框13的两侧，且中框13和显示面板12设置于后壳14内，盖板11设置在显示面板12远离中框13的一侧，显示面板12的显示面朝向盖板11。 [0058] 上述显示面板12可以是液晶显示屏(liquid crystal display，LCD)，在此情况下，液晶显示屏包括液晶显示面板和背光模组，液晶显示面板设置在盖板11和背光模组之间，背光模组用于为液晶显示面板提供光源。上述显示面板12也可以为有机发光二极管(organic light emitting diode，OLED)显示屏。由于OLED显示屏为自发光显示屏，因而无需设置背光模组。 [0059] 上述中框13包括承载板131以及绕承载板131一周的边框132。上述电子设备1还可以包括印刷电路板(printed circuit boards，PCB)、电池、摄像头等电子元器件，印刷电路板、电池、摄像头等电子元器件可以设置在承载板131上。 [0060] 如图1B所示，显示面板12包括有效显示区(active area，AA)A和位于该有效显示区A周边的周边区B。 [0061] 在一些实施例中，显示面板12的有效显示区A作为电子设备1的显示区，显示面板12的周边区B作为电子设备1的非显示区。 [0062] 如图1B所示，显示面板12的有效显示区A包括多个亚像素(sub pixel)P。为了方便说明，本申请中上述多个亚像素P是以矩阵形式排列为例进行的说明。此时，沿水平方向排列成一排的亚像素P称为同一行亚像素，沿竖直方向排列成一排的亚像素P称为同一列亚像素。 [0063] 电子设备1包括位于显示面板12周边区B的栅极驱动电路和源极驱动电路，栅极驱动电路用于为亚像素P提供栅极驱动信号，源极驱动电路用于为亚像素P提供源极驱动信号。 [0064] 示例的，栅极驱动电路例如可以采用阵列基板行驱动(gate on array，GOA)技术集成在显示面板12中。栅极驱动电路包括多个级联的移位寄存器(shift register，SR)。 [0065] 栅极驱动电路可以包括一个或者多个，示例的，如图1B所示，电子设备1包括两个栅极驱动电路，两个栅极驱动电路沿水平方向设置在有效显示区A的两侧。 [0066] 源极驱动电路例如可以集成在驱动芯片(display driver integrated circuit,DDIC)中,示例的，驱动芯片DDIC以裸芯片(die)的形式直接贴合在显示面板12中。 [0067] 电子设备还包括时序控制器(timing controller，TCON)，在一些实施例中，如图1B所示，设置在柔性电路板(flexible printed circuit，FPC)上。 [0068] 在一些实施例中，如图1C所示，源极驱动电路包括接收电路和数据输出电路。接收电路可接收从图1B中所示的时序控制器TCON提供的输入数据td，并且可恢复数据信号dt和时钟信号ck。 [0069] 数据输出电路可以将数据信号dt与时钟信号ck同步地转换成数据驱动信号d，并将数据驱动信号d施加至图1B所示的亚像素P中。 [0070] 接收电路中包括时钟与数据恢复电路CDR，时钟与数据恢复电路CDR可根据传输信号td恢复时钟信号ck和数据信号dt。 [0071] 在一些实施例中，如图1D所示，时钟与数据恢复电路CDR包括数据恢复电路和时钟恢复电路。时钟恢复电路可接收输入数据td，并且可输出时钟信号ck。数据恢复电路可接收输入数据td，将数据信号dt与时钟信号ck同步地恢复为数据信号dt。 [0073] 鉴相器20可检测数据信号dt与时钟信号ck之间的相位差并输出相位差信号PD。电荷泵可响应于来自鉴相器20的相位差信号PD而输出偏置电流控制信号。环路滤波器可输出与电流控制信号对应的电压控制信号。压控振荡器VCO可输出具有与电压控制信号的电压电平对应的频率的时钟信号ck。 [0074] 随着模拟技术的发展，高速率电路不断地普及，而芯片功耗也在不断提高，低功耗时钟数据恢复电路CDR成为主流。在低功耗时钟与数据恢复电路CDR中，常采用的鉴相器包括BANG BANG鉴相器和波特率采样鉴相器。 [0075] 在一些技术中，如图2A所示，BANG BANG鉴相器包括数据采样比较器、跳变沿采样比较器以及逻辑控制器。数据采样比较器、跳变沿采样比较器均耦接于逻辑控制器。系统产生采样时钟1和采样时钟2，采样时钟1和采样时钟2分别用来进行数据和跳变沿的采样。逻辑控制器根据采样时钟1和采样时钟2的采样结果进行异或运算，得到当前采样时钟和输入数据的相位关系(分为超前和滞后两种相位关系)。 [0076] 其具体实现原理如下： [0077] 如图2B所示，采样时钟1和采样时钟2间隔半个UI。采样时钟1用来进行驱动数据采样，采样时钟2用来进行驱动跳变沿采样。示例的，可以使用采样时钟1和采样时钟2的上升沿进行采样。用虚线表示的采样时钟1 [0078] 如图2B所示，当采样时钟1滞后于理想采样位置，采样时钟1 [0079] 上述鉴相器中，采样时钟1和采样时钟2由于只间隔0.5个UI，因此，鉴相器的采样率是波特率的两倍，导致鉴相器的功耗较高。 [0080] 基于此，本申请实施例提供一种鉴相器20，如图3A所示，鉴相器20包括积分器、数据采样比较器、跳变沿采样比较器以及逻辑控制器。积分器与数据采样比较器耦接，数据采样比较器、跳变沿采样比较器均耦接于逻辑控制器。系统产生一个采样时钟，采样时钟用来进行数据和跳变沿的采样。 [0081] 但是，如图3B所示，采样时钟具有第一上升沿CKPRE和和第二上升沿CKPOST，第一上升沿CKPRE是采样时钟当前上升沿，第二上升沿CKPOST就是采样时钟下一个周期上升沿。第一上升沿CKPRE和和第二上升沿CKPOST之间具有延迟时间tdel。 [0082] 积分器在第一上升沿CKPRE时刻开始对输入数据进行积分，在第二上升沿CKPOST时刻停止积分。积分器输出电压Vo在输入数据的跳变沿正好落在第一上升沿CKPRE和和第二上升沿CKPOST中间时为0，此时输入电压的平均值也为0。当积分器输出电压Vo在输入数据的跳变沿与第一上升沿CKPRE和和第二上升沿CKPOST的中间错开Δt，积分器输出为： [0083] [0084] 其中，I为积分器偏置电流，CO为积分器输出电容。 [0085] 此时，输入电压的平均值VI为： [0086] [0087] 其中，V为输入数据差分幅度。 [0088] 可见积分器输出与输入平均电压呈正比，其增益G为： [0089] [0090] 鉴相器的具体实现原理如下： [0091] 如图3C所示，采样时钟直接驱动数据跳变沿采样器，其理想位置就是在数据跳变沿中间。采样时钟的第 [0092] 该技术方案中，只存在一个采样时钟，采样时钟的采样周期等于一个UI，所以此时鉴相器的采样率等于波特率，可以降低功耗。 [0093] 但是，数据采样器前存在积分器，而跳变沿采样比较器前没有积分器。积分器具有增益G，因此，积分器本身会引入一定的延迟和非理想性。所以如图3C所示，实际积分后得到的实际等效采样位置会比理论等效采样位置滞后。此时实际等效采样位置会更加接近下一个数据跳变沿，这将导致抖动容忍下降。需要提及的是，即便将积分器换到跳变沿采样处，如图3D所示，依然会影响抖动容忍，因为根据负反馈原理，最终等效的采样时钟将会对准数据跳变沿，所以最终的数据采样位置还是会偏移一个UI的中间。 [0094] 基于此，本申请实施例还提供一种鉴相器，如图4A所示，鉴相器20包括数据积分器21、数据采样比较器22、跳变沿积分器23、跳变沿采样比较器24以及逻辑处理器25。 [0095] 数据积分器21与数据输入端TD和采样时钟端CK均耦接，用于对数据输入端TD的输入数据进行积分。 [0096] 本申请实施例中，数据输入端TD输入的数据流可以是数据信号，数据输入端TD输入的数据流也可以是时钟信。 [0097] 数据积分器21在采样时钟端CK的采样时钟的控制下，对数据输入端TD输入的数据流进行积分。在数据积分器21的有效积分时段内，数据积分器21积分的数据不包含数据流的跳变沿。数据积分器21的输出等效于：位于数据积分器21有效积分时段内，输入至数据积分器21的数据段的中间位置处的数据。 [0098] 这样一来，数据积分器21相当于完成了数据输入端TD输入的数据流中数据段的采样。 [0099] 数据采样比较器22与数据积分器21和采样时钟端CK均耦接，用于根据采样时钟端CK的采样时钟，对数据积分器21的输出与设定值进行采样比较。 [0100] 示例的，设定值为数据输入端TD输出的差分数据的中间值。例如，设定值为0。 [0101] 跳变沿积分器23与数据输入端TD和采样时钟端CK均耦接，用于对数据输入端TD的输入数据进行积分。 [0102] 跳变沿积分器23在采样时钟端CK的采样时钟的控制下，对数据输入端TD输入的数据流进行积分。在跳变沿积分器23的有效积分时段内，跳变沿积分器23积分的数据包含数据流的跳变沿。跳变沿积分器23的输出等效于：位于跳变沿积分器23有效积分时段内，输入至跳变沿积分器23的数据段的中间位置处的数据。 [0103] 这样一来，跳变沿积分器23相当于完成了数据输入端TD输入的数据流中跳变沿的采样。 [0104] 在一些实施例中，数据积分器21的结构与跳变沿积分器23的结构相同，数据积分器21和跳变沿积分器23用于对数据流不同时段的数据进行积分。 [0105] 跳变沿采样比较器24与跳变沿积分器23和采样时钟端CK均耦接，用于根据采样时钟端CK的采样时钟，对跳变沿积分器23的输出与设定值进行采样比较。 [0106] 数据采样比较器22的输出端和跳变沿采样比较器24的输出端与逻辑处理器25耦接，用于对数据采样比较器22的比较结果和跳变沿采样比较器24的比较结果进行逻辑处理，并输出处理结果。 [0107] 示例的，逻辑处理器25输出第一信号和第二信号，第一信号表征采样时钟端CK的采样时钟的相位相对数据输入端TD的输入数据的相位超前，第二信号表征采样时钟的相位相对数据输入端TD的输入数据的相位滞后。 [0108] 本申请实施例提供的鉴相器20中，对数据输入端TD输入的数据流的数据段的采样由数据积分器21等效完成，对数据流的跳变沿的采样由跳变沿积分器23等效完成。而完成数据段采样和跳变沿采样只需要外部系统向采样时钟端CK提供一个采样时钟即可。采样时钟的采样周期等于一个UI，鉴相器的采样率等于波特率，可以有效降低鉴相器20的功耗，提升鉴相器20的性能。在此基础上，数据采样比较器22支路上设置有数据积分器21，跳变沿采样比较器24支路上设置有跳变沿积分器23。虽然数据积分器21和跳变沿积分器23各自的增益均会引入输出结果的延迟和非理想性，但是数据积分器21引入的延迟和非理想性和跳变沿积分器23引入的延迟和非理想性可以相互抵消，以改善因积分器的引入所带来的抖动容忍下降的问题，提高鉴相器20的抖动容忍，进一步提升鉴相器20的性能。 [0109] 在一些实施例中，如图4B所示，鉴相器20还包括时钟延迟器26。 [0110] 采样时钟端CK、数据积分器21以及跳变沿积分器23均耦接于时钟延迟器26，时钟延迟器26用于接收采样时钟端CK的采样时钟，输出延迟采样时钟。 [0111] 数据积分器21在采样时钟端CK的采样时钟和时钟延迟器26输出的延迟采样时钟的控制下，对数据输入端TD输入的数据流进行积分。跳变沿积分器23在采样时钟端CK的采样时钟和时钟延迟器26输出的延迟采样时钟的控制下，对数据输入端TD输入的数据流进行积分。数据积分器21和跳变沿积分器23均受采样时钟和延迟采样时钟的控制。 [0112] 示例的，时钟延迟器26包括缓冲器(buffer)。 [0113] 本申请实施例提供的鉴相器20，在一些实现方案中，虽然需要用到采样时钟和延迟采样时钟，但是通过设置时钟延迟器26，由时钟延迟器26输出延迟采样时钟。可以实现只需要外部系统向采样时钟端CK提供一个采样时钟即可。而时钟延迟器26输出延迟采样时钟所带来的增益问题，可以由数据积分器21和跳变沿积分器23的增益来抵消，以提高鉴相器20的性能。 [0114] 在一些实施例中，鉴相器20受采样时钟和延迟采样时钟控制。 [0115] 如图5A所示，数据积分器21用于由采样时钟的第N个上升沿起始至延迟采样时钟的第N个上升沿结束，对数据输入端TD的输入数据进行积分。其中，N为正整数。 [0116] 这时，数据采样比较器22收到采样时钟的采样指示后，对输入数据的等效数据采样位置位于采样时钟的第N个上升沿与延迟采样时钟的第N个上升沿之间。 [0117] 跳变沿积分器23用于由延迟采样时钟的第N个上升沿起始至采样时钟的第N+1个上升沿结束，对数据输入端TD的输入数据进行积分。 [0118] 这时，跳变采样积分器23收到采样时钟的采样指示后，对输入数据的等效跳变沿采样位置位于延迟采样时钟的第N个上升沿与采样时钟的第N+1个上升沿之间。 [0119] 其具体计算如下： [0120] 那么： [0121] 延迟采样时钟的采样时刻tdel [0122] [0123] [0124] 其中，t [0125] 从公式中可以看出，等效数据采样时刻和等效跳变沿采样时刻相差UI/2。由此可以认为其能够起到BANG BANG鉴相器的功能。同时系统只需要提供一个采样时钟，所以也具备波特率采样特性。 [0126] 如图5B所示，由于数据采样比较器22支路上设置有数据积分器21，跳变沿采样比较器24支路上设置有跳变沿积分器23。因此，受延迟和非理想性的影响，实际等效数据采样位置相对理论等效数据采样位置偏移一个延迟，实际等效跳变沿采样位置相对理论等效跳变沿采样位置偏移一个延迟。根据负反馈原理，偏移后的跳变沿采样位置将对准数据跳变沿，而等效数据采样时刻和等效跳变沿采样时刻相差UI/2，此时数据采样位置将还是落在一个UI的中间。那么，实际抖动容忍和理论抖动容忍相等。因此，本申请实施例提供的鉴相器20也不会降低抖动容忍。 [0127] 数据采样比较器22对数据积分器21的输出的采样，等效于数据采样比较器22在图5A中的等效数据采样位置对输入数据进行采样。 [0128] 数据采样比较器22将采样的数据与设定值进行比较，示例的，设定值为0。那么，在采样数据大于0时，数据采样比较器22输出数据信号1。在采样数据小于0时，数据采样比较器22输出数字信号0。 [0129] 同理，跳变沿采样比较器24对跳变沿积分器23的输出的采样，等效于跳变沿采样比较器24在图5A中的等效跳变沿采样位置对输入数据进行采样。 [0130] 跳变沿采样比较器24将采样的数据与设定值进行比较，示例的，在采样数据大于0时，跳变沿采样比较器24输出数据信号1。在采样数据小于0时，跳变沿采样比较器24输出数字信号0。 [0131] 因此，数据采样比较器22向逻辑处理器25输出的信号为数字信号0或者数字信号1，跳变沿采样比较器24向逻辑处理器25输出的信号也为数字信号0或者数字信号1。 [0132] 逻辑处理器25用于对数据采样比较器22的比较结果和跳变沿采样比较器24的比较结果进行逻辑处理，并输出处理结果。 [0133] 在一些实施例中，逻辑处理器25具有第一输出端和第二输出端。 [0134] 当，在采样时钟的第N个上升沿处，数据采样比较器22输出的采样比较结果(例如1)，与，在延迟采样时钟的第N个上升沿处，跳变沿采样比较器24输出的采样结果(例如0)不同；在延迟采样时钟的第N个上升沿处，跳变沿采样比较器24输出的采样结果(例如1)，与，在采样时钟的第N+1个上升沿处，数据采样比较器22输出的采样比较结果(例如1)相同；且逻辑判断一直是这样的判断结果。则逻辑处理器25从第一输出端输出数字信号(例如数字信号1)，表征采样时钟的相位相对输入数据的相位超前。且此时，逻辑处理器25的第一输出端持续输出1，逻辑处理器25的第二输出端持续输出0。 [0135] 当，在延迟采样时钟的第N个上升沿处，跳变沿采样比较器24输出的采样结果(例如0)，与，在采样时钟的第N+1个上升沿处，数据采样比较器22输出的采样比较结果(例如1)不同。在采样时钟的第N个上升沿处，数据采样比较器22输出的采样比较结果(例如0)，与，在延迟采样时钟的第N个上升沿处，跳变沿采样比较器24输出的采样结果(例如0)相同；且逻辑判断一直是这样的判断结果。则逻辑处理器25从第二输出端输出数字信号(例如数字信号1)，表征采样时钟的相位相对输入数据的相位滞后。且此时，逻辑处理器25的第一输出端持续输出0，逻辑处理器25的第二输出端持续输出1。 [0136] 当，在采样时钟的第N个上升沿处，数据采样比较器22输出的采样比较结果(例如1)，与，在延迟采样时钟的第N个上升沿处，跳变沿采样比较器24输出的采样结果(例如0)不同；在延迟采样时钟的第N个上升沿处，跳变沿采样比较器24输出的采样结果(例如0)，与，在采样时钟的第N+1个上升沿处，数据采样比较器22输出的采样比较结果(例如0)相同，表征比较结果超前。而后，在延迟采样时钟的第N+1个上升沿处，跳变沿采样比较器24输出的采样结果(例如1)，与，在采样时钟的第N+2个上升沿处，数据采样比较器22输出的采样比较结果(例如0)不同。在采样时钟的第N+1个上升沿处，数据采样比较器22输出的采样比较结果(例如1)，与，在延迟采样时钟的第N+1个上升沿处，跳变沿采样比较器24输出的采样结果(例如1)又相同，表征比较结果滞后。这种比较结果在超前和滞后之间来回震荡时，则表征采样时钟的相位相对输入数据的相位的抖动在容忍范围内。且此时，逻辑处理器25的输出为：第一输出端输出1，第二输出端输出0；第一输出端输出0，第二输出端输出1。这样来回交替震荡输出。 [0137] 当然，上述数字信号中“0”和“1”可以互换，依旧属于本申请实施例的保护范围。 [0138] 那么，从第一输出端持续输出数字信号1，从第二输出端持续输出数字信号0，则表示逻辑处理器25输出第一信号，表征采样时钟的相位相对输入数据的相位超前。 [0139] 从第一输出端持续输出数字信号0，从第二输出端持续输出数字信号1，则表示逻辑处理器25输出第二信号，表征采样时钟的相位相对输入数据的相位滞后。 [0140] 第一输出端输出1，第二输出端输出0；第一输出端输出0，第二输出端输出1。这样来回交替震荡输出，则表示逻辑处理器25输出第三信号，表征采样时钟的相位相对输入数据的相位的抖动在容忍范围内。 [0141] 当然，如图5C所示，数据积分器21也可以由延迟采样时钟的第N‑1个上升沿起始至采样时钟的第N个上升沿结束，对数据输入端TD的输入数据进行积分。 [0142] 跳变沿积分器23由采样时钟的第N个上升沿起始至采样时钟的第N个上升沿结束，对数据输入端TD的输入数据进行积分。 [0143] 其原理与上述图5A所示的积分方式的原理相同，可参考上述相关描述，此处不再赘述。 [0144] 在一些实施例中，如图6所示，鉴相器20还包括增益控制器27；增益控制器27与跳变沿积分器23耦接，用于向跳变沿积分器23输出偏置电流。 [0145] 通过前述介绍可知，数据积分器21的增益G21为： [0146] [0147] 在一些实施例中，数据积分器21的结构与跳变沿积分器23的结构相同。 [0148] 那么，数据积分器21的结构与跳变沿积分器23的CO和V相等。但是，数据积分器21的延迟时间tdel为时钟延迟器26的延迟时间，受时钟延迟器26结构控制。在时钟延迟器26的结构固定后，数据积分器21的延迟时间tdel为固定值。跳变沿积分器23的延迟时间tdel为一个UI，而UI受数据输入端TD的输入数据限定。即使鉴相器20的结构固定，随着输入数据的不同，跳变沿积分器23的延迟时间tdel是一个变量。这会导致数据积分器21的增益G21和跳变沿积分器23的增益G23不相等。 [0149] 通过设置增益控制器27，使增益控制器27产生一个与采样时钟频率FREQ(即1/UI)呈正比的偏置电流I1提供给跳变沿积分器23。例如，增益控制器27输出的偏置电流为：I1＝K*FREQ。 [0150] 那么，跳变沿积分器23的增益G23为： [0151] [0152] 其中，K为偏置电流I1和采样时钟频率FREQ的比例。 [0153] 通过调整增益控制器27的设计参数，使K＝I*tdel，即可使跳变沿积分器23的增益G23为： [0154] [0155] 因此，通过在鉴相器20中设置增益控制器27，增益控制器27可以对跳变沿积分器23进行增益补偿，以使数据积分器21的增益G21和跳变沿积分器23的增益G23尽量相等，以尽可能的将数据积分器21引入的延迟和非理想性和跳变沿积分器23引入的延迟和非理想性相互抵消，提高鉴相器20的性能。 [0156] 在一些实施例中，如图7所示，增益控制器27包括运算放大器OP、反相器(inverter)、第一晶体管M1、第二晶体管M2、第一开关SW1、第二开关SW2以及电容； [0157] 运算放大器OP的输入端与基准电压端VREF耦接，运算放大器OP的另一输入端与第一节点Z1耦接，运算放大器OP的输出端与第一晶体管M1的栅极耦接。 [0158] 第一晶体管M1的第一极与第一电压端V1耦接，第一晶体管M1的第二极与第一节点Z1耦接。 [0159] 第二晶体管M2的栅极与运算放大器OP的输出端耦接，第二晶体管M2的第一极与第一电压端V1耦接，第二晶体管M2的第二极与跳变沿积分器23耦接。 [0160] 第一开关SW1耦接于第一节点Z1与第二节点Z2之间；第一开关SW1的控制端与采样时钟端CK耦接。 [0161] 反相器的输入端与采样时钟端CK耦接，反相器的输出端与第二开关SW2的控制端耦接；第二开关SW2和电容C并联耦接于第二节点Z2与第二电压端V2之间。 [0162] 第一电压端V1例如可以为电源电压端，第二电压端V2例如可以是参考地电压端。 [0163] 当然，本申请实施例中增益控制器27的结构并不限定为图7所示的结构，任何能够实现增益控制器27功能的结构，或者与图7所示结构实现原理相同的结构，均属于本申请实施例的保护范围。 [0164] 示例的，增益控制器27中可以包括与第一晶体管M1串联或者并联的晶体管，增益控制器27中可以包括与第二晶体管M2串联或者并联的晶体管，增益控制器27中可以包括与第一开关SW1串联或者并联的开关，增益控制器27中可以包括与第二开关SW2串联或者并联的开关。 [0165] 增益控制器27工作过程中，采样时钟端CK输入的采样时钟通过反相器产生反向采样时钟。采样时钟为1时，第一开关SW1闭合，第二开关SW2关断。第一晶体管M1将第一电压端V1的信号传输至电容C，对电容C进行充电。采样时钟为0时，第一开关SW1关断，第二开关SW2闭合，电容C放电到第二电压端V2。此时从第一节点Z1向电容C看，可以等效出一个电阻R： [0166] [0167] 运算放大器OP通过负反馈将第一节点Z1维持在基准电压端VREF的电压，所以流过第一晶体管M1的偏置电流I1为： [0168] [0169] 所以， [0170] [0171] 通过调整电容C的设计参数，使K＝I*tdel，即可使跳变沿积分器23的增益G23与数据积分器21的增益G21相同。 [0172] 通过设置增益控制器27，可调整跳变沿积分器23的增益G23，使跳变沿积分器23的增益G23与数据积分器21的增益G21相同，使数据积分器21引入的延迟和非理想性和跳变沿积分器23引入的延迟和非理想性相互对称、相互抵消，以改善因积分器的引入所带来的抖动容忍下降的问题，提高鉴相器20的抖动容忍，进一步提升鉴相器20的性能。 [0173] 以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。 |
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