4046型边沿式高阻型鉴相器终结化设计案专利检索-电子振荡器或脉冲发生器的自动控制起振同步或稳定专利检索查询-专利查询网

4046型边沿式高阻型鉴相器终结化设计案
申请号	CN202211106377.6	申请日	2022-09-11	公开(公告)号	CN117728830A	公开(公告)日	2024-03-19
申请人	张伟林;			发明人	张伟林;
摘要	4046型边沿式高阻型鉴相器终结化设计案。本件所提出的4046型鉴相器设计案中，由于采用从鉴相器输入到双控型模拟开关二个控端为止的原理电路一体化设计，确保鉴相器输入同步有效变化时输出接口电路二个输入也具有同步变化功能，同时当输出接口电路二个输入同步变化时双控型模拟开关二个控端也具有同步变化功能；从鉴相器输入到双控型模拟开关二个控端的输入变化响应时间仅为四个基本门电路传输延迟时间，确保鉴相器高速工作，消除了4046型鉴相器缺陷的现象，即符合4046型鉴相器鉴相器工作定义。鉴相器中所采用到的触发器技术也可应用到分频/计数等应用领域确保高速性。
权利要求	1.一种上升沿触发式高阻型鉴相器，设置Wr、Wc输入端口、输出端口、两个触发器窄带化输入端、复位端、a端、INH端，包括：两个触发器、两个I型窄带器、同或门、或门、与非门、与门、双控型模拟开关，其中，两个所述触发器是D触发器、T触发器、D触发器和T触发器四个组合中的一种；其特征在于，所述输入端口Wr介由所述第一I型窄带器连接所述第一触发器窄带化输入端，所述输入端口Wc介由所述第二I型窄带器连接所述第二触发器窄带化输入端，所述第一触发器正相输出端连接所述与非门或者所述与门第一输入端、所述第二触发器正相输出端连接所述与门或者所述与非门第一输入端，两个所述触发器正相输出端连接所述同或门输入端，所述同或门输出端连接所述INH端，所述第一触发器正相输出端连接所述a端，两个所述触发器负相输出端连接所述或门输入端，所述或门输出端连接两个所述触发器的复位端、所述与非门、与门的第二输入端，所述与非门输出端连接所述双控型模拟开关“p”/“0”型控端、所述与门输出端连接所述双控型模拟开关“n”/“1”型控端，所述双控型模拟开关的两端接供电电源的二端，所述双控型模拟开关共端连接输出端口；其中，所述D触发器设置有窄带化复位端、触发器正相输出端、触发器负相输出端，包括两个或非门、与门、IV型窄带器、反相器，所述复位端介由所述IV型窄带器连接所述窄带化复位端，所述第一或者第二触发器窄带化输入端、所述窄带化复位端连接所述与门输入端，所述与门输出端连接所述第二或非门第一输入端，所述第二或非门输出端连接所述触发器负相输出端，所述窄带化复位端介由所述反相器连接所述第一或非门第一输入端，所述第一或非门输出端连接所述触发器正相输出端，所述触发器正相输出端连接所述第二或非门第二输入端，所述触发器负相输出端连接所述第一或非门第二输入端；或者所述T触发器设置有触发器正相输出端、触发器负相输出端，包括两个或非门、三输入与门、IV型窄带器、II型窄带器、与门、二选一模拟开关、正相器，所述第一或者第二触发器窄带化输入端、所述复位端介由所述IV型窄带器、所述触发器负相输出端介由所述正相器连接所述三输入与门输入端，所述三输入与门输出端连接所述第二或非门第一输入端，所述第二或非门输出端连接所述触发器负相输出端，所述复位端介由所述II型窄带器连接所述二选一模拟开关“0”端，所述二选一模拟开关“1”端接Vcc，共端连接所述第一或非门第一输入端，所述第一或者第二触发器窄带化输入端、所述触发器正相输出端连接所述与门输入端，所述与门输出端连接所述二选一模拟开关控端，所述第一或非门输出端连接所述触发器正相输出端，所述触发器正相输出端连接所述第二或非门第二输入端，所述触发器负相输出端连接所述第一或非门第二输入端。 2.一种下降沿触发式高阻型鉴相器，设置Wr、Wc输入端口、输出端口、两个触发器窄带化输入端、复位端、a端、INH端，包括：两个触发器、两个III型窄带器、同或门、与门、或门、或非门、双控型模拟开关，其中，两个所述触发器是D触发器、T触发器、D触发器和T触发器四个组合中的一种；其特征在于，所述输入端口Wr介由所述第一III型窄带器连接所述第一触发器窄带化输入端，所述输入端口Wc介由所述第二III型窄带器连接所述第二触发器窄带化输入端，所述第一触发器负相输出端连接所述或门或者所述或非门第一输入端、所述第二触发器负相输出端连接所述或非门或者所述或门第一输入端，两个所述触发器负相输出端连接所述同或门输入端，所述同或门输出端连接所述INH端，所述第一触发器负相输出端连接所述a端，两个所述触发器正相输出端连接所述与门输入端，所述与门输出端连接两个所述触发器的复位端、所述或非门、或门的第二输入端，所述或门输出端连接所述双控型模拟开关“p”/“0”型控端、所述或非门输出端连接所述双控型模拟开关“n”/“1”型控端，所述双控型模拟开关的两端接供电电源的二端，所述双控型模拟开关共端连接输出端口；其中，所述D触发器设置有窄带化复位端、触发器正相输出端、触发器负相输出端，包括两个与非门、或门、I型窄带器、反相器，所述复位端介由所述I型窄带器连接所述窄带化复位端，所述第一或者第二触发器窄带化输入端、所述窄带化复位端连接所述或门输入端，所述或门输出端连接所述第一与非门第一输入端，所述第一与非门输出端连接所述触发器正相输出端，所述窄带化复位端介由所述反相器连接所述第二与非门第一输入端，所述第二与非门输出端连接所述触发器负相输出端，所述触发器正相输出端连接所述第二与非门第二输入端，所述触发器负相输出端连接所述第一与非门第二输入端；或者所述T触发器设置有触发器正相输出端、触发器负相输出端，包括两个与非门、三输入或门、I型窄带器、III型窄带器、或门、二选一模拟开关、正相器，所述第一或者第二触发器窄带化输入端、所述复位端介由所述I型窄带器、所述触发器正相输出端介由所述正相器连接所述三输入或门输入端，所述三输入或门输出端连接所述第一与非门第一输入端，所述第一与非门输出端连接所述触发器正相输出端，所述复位端介由所述III型窄带器连接所述二选一模拟开关“1”端，所述二选一模拟开关“0”端接地，共端连接所述第二与非门第一输入端，所述第一或者第二触发器窄带化输入端、所述触发器负相输出端连接所述或门输入端，所述或门输出端连接所述二选一模拟开关控端，所述第二与非门输出端连接所述触发器负相输出端，所述触发器正相输出端连接所述第二与非门第二输入端，所述触发器负相输出端连接所述第一与非门第二输入端。
说明书全文	4046型边沿式高阻型鉴相器终结化设计案技术领域 [0001] 本发明涉及半个世纪应用史的4046型边沿式高阻型鉴相器(以下为4046型鉴相器)原理电路架构，尝试作终结化设计案。本发明依据申请号2015106449019标准化设计高阻型数字鉴相器的结构原理方案(以下为标准件)设计，鉴相器属通用型数字集成电路范畴，原理电路所有端节点状态值符合标准件第15段中规定：“H”与“L”二种态值的信号形式，但输出信号还具有高阻输出即依赖于输出端外接电路的结构、输出阻抗为高阻即屏蔽输出，依据例国家标准GB/T12084·12‑1989的TTL标准。 [0002] 本技术涉及边沿式高阻型鉴相器一体化设计，针对图1除鉴相器输出端双控型模拟开关[UP,DN,PDo]、图3中A框内输出接口电路[a,INH,PDo]之外所有原理电路。 [0003] 本件学术类相关资料查询：https://pan .baid u .com/s/1EKtpU4mBmp4xQQ11K1DHWw，提取码：4vdl，或国家知识产权局官网→政务服务→专利→专利审查信息查询/专利检索→公众查询→中国专利审查信息查询→申请/公告号。背景技术 [0004] 4046型鉴相器原理电路为参考资料一(标准件复审通知书)图5标识“4046A”鉴相器2、或标准件图1，统一标记调整后为图1所示，技术参数的最高工作频率为参考资料二(标准件驳回决定)第2段首处“MHz级”：数量级劣于原理电路的应有值，源于标准件第12段所述缺陷所致。 [0005] 4046型鉴相器理论模型：处在高阻输出中鉴相器某一输入边沿先于有效到达时刻，鉴相器依工作定义输出正向或负向脉冲直至另一输入边沿有效到达时刻，此时鉴相器输出重新回归高阻输出；引用标准件第3‑5段。结合图1相关端节点状态，归纳整理标准件第7‑10段后鉴相器工作定义表述如下： 1．初态(常态) 复位后鉴相器回归初态：输入WrWc=‑‑(QrQc=11)，输出PDo=高阻态。其中‑为任意码，[Qr,Qc]为触发器输出，以下同。 [0006] 2．初态下一个输入信号边沿先期有效到达Wr边沿信号先于Wc到达，则WrWc=↑0(QrQc=01)时PDo=H态；或Wc边沿信号先于Wr到达，则WrWc=0↑(QrQc=10)时PDo=L态。 [0007] 3．另一输入信号边沿后期有效到达一旦Wc/Wr边沿信号后期有效到达，则WrWc=‑↑/↑‑(QrQc=00→11)时PDo=高阻态，维持高阻输出不变下启动鉴相器复位；鉴相器重新回归初态：正相输出回归“0”，而“1”是过渡态不是常态。 [0008] 4．输入信号边沿同时有效到达当输入边沿同时有效到达，则 WrWc=↑↑(QrQc=00→11)时PDo=高阻态，(同上)。鉴相器输出状态取决于QrQc码值。定义初态QrQc=11(WrWc=‑‑)时PDo=高阻态；有相位检出即边沿有效触发时若QrQc=01(WrWc=↑‑)则PDo=“H”态，若QrQc=10(WrWc=‑↑)则PDo=“L”态；相位检出结束标志是QrQc=00这一过度状态，规定为PDo=高阻态。 [0009] 或4046型鉴相器也可用状态迁移图作理论模型定义，归纳为图2(注：引用公告号108988848B图2，本件是对该件的技术升级)所示：无论Wc、Wr都单边方向有效，任意“态”下只要同步信号到达，都回归到高阻态。 [0010] 4046型鉴相器[Wr,Wc,PDo]原理电路架构为时序电路[Wr,Wc,Qr,Qc]：将输入边沿有效方式转换为电平有效方式的原理电路，与内部电平式高阻型鉴相器[Qr,Qc,PDo]构成；其中[Qr,Qc,PDo]又称之为输出接口电路，依此4046型鉴相器的工作定义式由标准件第15段中“鉴相器的输入输出信号间关系…剩余全部输入形式则为鉴相器的高阻态输出”，即输出接口电路分解为解析电路[Qr,Qc,UP,DN]与双控型模拟开关[UP,DN,PDo]，解析电路须依鉴相器工作定义将存在[Qr,Qc]四种组合解析成[UP,DN]三种组合，严禁出现[UP,DN]=01/ 10的模拟开关双导通工作状态。发明内容 [0011] 依照TTL标准，本件原理电路中端节点状态值：若正逻辑则“1/H”为有效值、“0/L”为非有效值，若负逻辑则“0/L”为有效值、“1/H”为非有效值。案例的与门则输入输出都是正逻辑型、或门则输入输出都是负逻辑型，与非门则输入为正逻辑型输出为负逻辑型、或非门则输入为负逻辑型输出为正逻辑型。申请号2015106448849高阻型数字鉴相器输出级的标准型接口电路(以下为接口件)中使用数字开关表述与/或(非)门，例与门类数字开关的输入为正逻辑型、二个输入中其中一个假定为输入另一输入假定为开关控端；正逻辑(1型)输出有效的数字开关为与门、或非门，负逻辑(0型)输出有效的数字开关为或门、与非门。例图1中二个或非门构成1型数字开关，输入属负逻辑型；经由反相器的输入作为数字开关控端、常态(复位后)时为“L”态即控制开关导通状态，不经由反相器的输入作为数字开关的输入、常态时为“H”态即开关送出非有效输出信号“L”态。 [0012] 图1中双控型模拟开关有四种输入输出组合：输入[UP,DN]=11/00时输出PDo=H态、[UP,DN]=00/11时PDo=L态、[UP,DN]=10/01时PDo=高阻输出、[UP,DN]=01/10时PDo=禁止使用的双导通状态；或依标准件第1段“输出电路”规定为接口件，模拟开关为双控型CMOS模拟开关则涉及接口件第13段说明。申请号2017104018440高阻型鉴相器输出级非FET开关类的标准型接口电路(以下为续接口件)则将接口件第13段中“n型与p型二种场效应管开关”，拓展为续接口件第12段中“0型与1型二种非FET开关”，这里1型对应于n型、0型对应于p型。同时，图1中双控型模拟开关两端接供电电源方式仅是触发器输出端Qr、Qc为负逻辑时的连接方式：接口件图9或续接口件图7，若Qr、Qc为正逻辑时的连接方式：接口件图8或续接口件图6。 [0013] 图3中二选一模拟开关为图1(或标准件第19段)双控型模拟开关二个控端短接后原理电路结构，依标准件第24段的(边沿式高阻型鉴相器)定义式，如果控端输入a属正逻辑，若a为有效时共端导通1端、若a为非有效时共端导通0端；如果控端输入a属负逻辑，若a为有效时共端导通0端、若a为非有效时共端导通1端。图3中单向模拟开关(或标准件第20段)依标准件第24段定义式，如果控端输入INH属正逻辑，若INH为有效=H时断开开关则鉴相器高阻输出、若INH为非有效=L时导通开关则鉴相器输出二选一模拟开关共端状态值；如果控端输入INH属负逻辑，若INH为有效=L时断开开关鉴相器高阻输出、若INH为非有效=H时导通开关鉴相器输出二选一模拟开关共端状态值。 [0014] 本件规定，对鉴相器输入及触发器复位(含负相)输入介由窄带器实施同步窄带化措施，窄带时宽为确保信号有效作用的最短时长；源于申请号2019103695255适合在边沿式鉴相器组环锁相环中应用的二项信号处理技术。输入的原信号与经由反相延迟加载在以下器件构成四种类型，对于正边沿有效型，若输入为正逻辑则I型为加载在与门、若输入为负逻辑则II型为加载在或非门；对于负边沿有效型，若输入为正逻辑则III型为加载在与非门、若输入为负逻辑则IV型为加载在或门。 [0015] 本件仿真原理源于数字信号理论，鉴相器的输入输出都存在于所在序列的实时信号，每一序列起于输入/输出的边沿有效时刻止于下一输入/输出边沿有效时刻。摒弃现有锁相环理论的稳态分析法，采用发明者编著《pll设计的理论与应用》的瞬态分析法；参考资料六提供完善现有锁相环理论稳态分析法的内容，涉及到LF设计法的背景技术资料可参考参考资料七的TLC2932数据手册。同时，仿真法也符合鉴相器的实时工作特征：构成鉴相器的每一单元都具有现有实时序列的实时输入输出关系。 [0016] 参考资料三“电子技术基础数字部分(第五版)，康华光主编、邹寿彬和秦臻副主编，高教社2006年版”图3.1.7提出具有传输延迟时间特征的MOS开关管传输模型，第4.3节讨论组合逻辑电路设计不当将形成缺陷的物理机理。本件仿真技术着眼点有所不同，将图3.1.7中传输延迟时间分割为固化延迟时间与随机延迟时间二种，假设所有基本门电路具有同一固化延迟时间的“时序”作仿真。 [0017] 4046型鉴相器中D触发器的D端连接Vcc，若结合4046型鉴相器中触发器工作特征作说明，则处在初态时触发器正相输出“0”；一旦输入边沿有效到达，则触发器正相输出“1”并保持到复位形成为止，复位后输出回归到“0”；即“1”是过渡态不是常态，具体原理电路为申请号2020110696433一种适用在高阻型鉴相器中使用的D触发器、2020111077661适用在高阻型鉴相器中使用的超高速D触发器、2020111702766一种适合集成于鉴相器中的D触发器所示。 [0018] 现有通用型数字集成电路中D触发器另一使用法：触发器负相输出馈入D端，本件中命名为T触发器，具体原理电路为申请号2020111062153一种适用在高阻型鉴相器中使用的T触发器、2020111139475适用在高阻型鉴相器中使用的超高速T触发器，触发器有效复位前一旦输入有效其正相输出处在“0”→“1”→“0”…周期性变化中。状态迁移图式理论模型定义为申请号2019107091998不同触发器组合的高阻型数字鉴相器图4‑6，其中图6存在误记修订为本件图4；并以本件图4为例文字定义中仅有第三款有所改动，其它各款不变，其它各图缓例作文字调整。 [0019] 3．输入信号边沿后期有效到达一旦Wc/Wr边沿信号后期有效到达，则WrWc=‑↑/↑‑(QrQc=00→11)时PDo=高阻态，维持高阻输出不变下启动鉴相器复位，鉴相器重新回归初态。复位后输出回归到Q=“0”，即Q=“1”是过渡态不是常态。或者同一信号连续到达，则WrWc=↑0/0↑(QrQc=01→11/10→11)时PDo=高阻态，鉴相器回复初态。 [0020] 依此，边沿式高阻型鉴相器理论模型：处在高阻输出中鉴相器某一输入边沿先于有效到达时刻，鉴相器依工作定义输出正向或负向脉冲直至下一输入边沿有效到达时刻，此时鉴相器输出又回归高阻输出。 [0021] 本件中触发器基于参考资料三第5.2.1节RS锁存器中“1”部分论及基本RS锁存器，图5.2.1与表5.2.1为或非门型、图5.2.5与表5.2.2为与非门型的二种基本RS锁存器原理电路及功能表；第5.2.2节D锁存器中“1”部分论及逻辑门控D锁存器，图5.2.10与表5.2.3为D锁存器原理电路及功能表。 [0022] 若图5.2.10使能端E改为时钟信号形成上升沿触发式D触发器，若图中G3‑G4改与门为或门、G1‑G2改或非门为与非门则为下降沿触发式(图5.2.10触发器的负逻辑型)D触发器。图5.2.10触发器工作模式使用表5.2.1中保持(SR=00)、“1”态(SR=10)锁存器负相输出馈入正相或非门输入后才形成锁存器正相输出的锁存器工作状态，与“0”态(SR=01，复位)锁存器正相输出馈入负相或非门输入后才形成锁存器负相输出的锁存器工作状态。若图5.2.10中改G4与门为反相器、改原有输入连接为连接时钟信号并移除G5和关联连接，改原有使能端E为复位端连接复位信号(“0”有效)，则图5.2.10中D锁存器改为本技术上升沿触发式触发器。图5.2.10触发器(负逻辑型)工作模式使用表5.2.2中保持(RS=11)、“1”态(RS= 10)锁存器正相输出馈入负相与非门输入后才形成锁存器负相输出的锁存器工作状态，与“0”态(RS=01，复位)锁存器负相输出馈入正相与非门输入后才形成锁存器正相输出的锁存器工作状态。若图5.2.10中触发器(负逻辑型)中改G3或门为反相器、改原有(反相后)输入连接为连接时钟信号并移除G5和关联连接，改原有使能端E为复位端连接复位信号(“1”有效)，则图5.2.10触发器(负逻辑型)中D锁存器改为本技术下降沿触发式触发器。 [0023] 上升沿触发式D触发器的原理电路基础上，改G4反相器为二选一模拟开关，改复位信号为复位负相信号连接二选一模拟开关“0”端，“1”端接Vcc，共端连接G2输入，时钟输入和触发器正相输出连接与门输入端，与门输出连接二选一模拟开关控端；扩充G3为三输入，触发器负相输出介由正相器连接新增输入端，形成上升沿触发式T触发器。 [0024] 下降沿触发式D触发器的原理电路基础上，改G3反相器为二选一模拟开关，改复位信号为复位负相信号连接二选一模拟开关“1”端，“0”端接地，共端连接G1输入，时钟输入和触发器负相输出连接或门输入端，或门输出连接二选一模拟开关控端；扩充G4为三输入，触发器正相输出介由正相器连接新增输入端，形成下降沿触发式T触发器。 [0025] 本件中触发器不再设外置D端，但功能上拟合D端的电路功能。 [0026] 参图1：鉴相器为上升沿触发式时，输入端口Wr、Wc接各自触发器时钟输入端，二个触发器正相输出端Qr、Qc接各自与非门和与门第一输入端、同或门输入端，同或门输出端连接INH端、触发器正相输出端Qr连接a(信号)端，触发器负相输出端接到或门、或非门输入端，或非门输出端连接T触发器复位负相端(可选用窄带器类型实现)，或门输出端连接二个触发器复位端同时接到与非门、与门第二输入端，与非门输出端接到双控型模拟开关“p”/“0”型管控端、与门输出端接到双控型模拟开关的“n”/“1”型管控端，双控型模拟开关二端连接供电电源二端，双控型模拟开关共端连接鉴相器输出端口PDo。 [0027] 参图1：鉴相器为下降沿触发式时，输入端口Wr、Wc接各自触发器时钟输入端，二个触发器负相输出端Qr、Qc接各自或门和或非门第一输入端、同或门输入端，同或门输出端连接INH端、触发器负相输出端Qr连接a(信号)端，触发器正相输出端接到与门、与非门输入端，与非门输出端连接T触发器复位负相端(可选用窄带器类型实现)，与门输出端连接二个触发器复位端同时接到或门、或非门第二输入端，或门输出端接到双控型模拟开关“p”/“0”型管控端、或非门输出端接到双控型模拟开关的“n”/“1”型管控端，双控型模拟开关二端连接供电电源二端，双控型模拟开关共端连接鉴相器输出端口PDo。 [0028] 这里，信号a保持4046型鉴相器中触发器输出端Qr直接构成内部电平式高阻型鉴相器相位误差控制输入的技术特征：标准件第18段所述，确保最大无损输入相位误差检出。与信号INH一起构成标准件中鉴相器内部二个信号(端)，一个完整鉴相器[Wr,Wc,PDo]设计(标准件图2)分为：鉴相器内核[Wr,Wc,a,INH]、与输出接口[a,INH,PDo]二个部分构成，其中输出接口依标准件第1段规定在接口件图5中指定一个所设计鉴相器内核准予的电路。 [0029] 有关4046型鉴相器技术缺陷，标准件第12段提出“由于器件的频率特性、冗余器件数的增加、二个场效应管开关各侧的器件数不对等性及延迟时间的差异性”源头，并未提出申请号2021102301728一种数字逻辑电路工作性能的辅助分析工具(以下为仿真件)的仿真方法与仿真结果，而这一仿真方法、结果在标准件实审中提出。为理解这一仿真的技术原理，从以下背景技术解释中予以说明。 [0030] 参考资料三为例，第3.1.2节介绍通用型数字集成电路(器件)数据手册中技术参数：电压传输特性，输入、输出高、低电压，噪声容限，传输延迟时间，功耗等。其中本件中工作定义对应电压传输特性，最高工作频率对应传输延迟时间。各种应用的数字逻辑电路器件由六种基本门电路：正(又称缓冲器)/反相器、与(非)/或(非)门，模拟开关：双控型、二选一(又称单控型模拟开关、传输门，双控型模拟开关二个控端短接使用法)、单向的模拟开关构建原理电路，第3.1.3节MOS开关及其等效电路、第3.1.4节CMOS反相器、第3.1.7节CMOS传输门作了数字逻辑电路基本器件介绍。原理电路上单/双控型模拟开关电路结构如图3.1.8所示的CMOS反相器一致，只在制作工艺上有所区别。工作原理上以图3.1.5输出特性曲线为例，模拟开关限定于可变电阻区工作，反相器一般是指在饱和区工作；相关说明也可参阅参考资料四“数字电子技术基础(第五版)，阎石主编，高教社2006年版”pp73‑76，pp79‑91，pp96‑99，pp200‑205。 [0031] 饱和区工作的反相器一般涉及偏置方式，但作为学术常识调整偏置方式不会优化器件的最高工作频率数值、即便存在也仅仅只是极为有限，不存在“MHz级”数量级提升至原理电路应有值的空间，也不存在反相器工艺原理电路层级通过附加应用原理电路优化反相器最高工作频率技术或应用价值性。限定于可变电阻区工作的模拟开关输入输出电位依学术规则是连续可变，除传输损失外。又模拟开关概念从电学理论诞生起其理论模型：导通时零阻抗(输入输出同一电路属性)，断开时无限大阻抗(输入输出无相关性)；属模数两用器件，获取高阻输出不二选择器件，归类于通用型数字集成电路芯片中已有半个多世纪。 [0032] 参考资料三图3.1.7提出具有传输延迟时间特征的MOS开关管传输模型，第4.3节讨论组合逻辑电路设计不当将形成缺陷的物理机理。仿真件技术着眼点有所不同，将图3.1.7中传输延迟时间分割为固化延迟时间与随机延迟时间二种，假设所有基本门电路具有同一固化延迟时间的“时序”，仿真4046型鉴相器原理电路。4046型鉴相器原理电路中“内部电平式高阻型鉴相器”[Qr,Qc,PDo]由解析电路[Qr,Qc,UP,DN]与双控型模拟开关[UP,DN,PDo]构成，这里UP为p型、DN为n型模拟开关控端；假定除解析电路外所有器件为无延迟理论模型，[Wr,Wc]=[Qr,Qc]=↑↑时，4046型鉴相器中的[Qr,Qc,UP,DN]理论规定(同步时)输入输出关系[1,1,1,0]→[0,0,1,0]→…→[1,1,1,0]，实为[1,1,1,0]→[0,0,1,0]→[0,0, 1,1]→[0,0,0,1]→[0,0,0,0]→[0,0,1,0]→…→[1,1,1,0]；存在导致鉴相器的L态→双导通(注：各基本门电路存在延迟时差，其重叠时长导致二个开关双导通)→H态输出的模拟开关控端信号时序。 [0033] 结合图1中的解析电路，回归标准件第12段提出的4046型鉴相器缺陷表述则有，二个或非门输入：直接连接与介由反相器连接存在一个时序时差，形成双控型模拟开关控端信号的解析电路输出：一个直接或非门输出，另一路则或非门输出介由反相器连接存在一个时序时差；解析电路输出[UP,DN]中存在[1,1]：L态、[0,0]：H态、及基本门电路存在着随机延迟时间产生延迟重叠时长即参考资料三第4.3节中的竞争冒险形成[0,1]：双导通的输出，都属双控型模拟开关工作定义中形成L态→双导通→H态的鉴相器输出但都不属鉴相器工作定义中鉴相器输出：构成4046型鉴相器技术缺陷。 [0034] 以上升沿触发式D触发器为例本件技术中，复位信号源取自或非门型RS三态锁存器也即D触发器的负相输出端，锁存器负相输出馈入锁存器或非门正相输入后才形成锁存器也即D触发器正相输出并连接解析电路中与非门和与门第一输入端；则解析电路中与非门和与门第一、二输入端是同步变化的。如果采用仿真件技术作仿真，则从鉴相器输入边沿有效时刻到解析电路与非门或与门二个输入变化有效时刻之间并不存在传输时差。 [0035] 作为学术规则：4046型鉴相器可实现高阻输出功能需一个电平式高阻型鉴相器理论证据，或将其内部电平式高阻型鉴相器以通用型方式实现。 [0036] 预定证明用鉴相器为4044型鉴相器原理电路架构为参考资料五图5‑14或非门型三态RS锁存器+“电荷泵部分”，图5‑9为与非门型锁存器+双极型电路：拟合“电荷泵部分”作用。但4044型鉴相器锁定于二态类边沿式反相型鉴相器，4044型鉴相器有不同版本，主从式触发器如74HC297，证据7图5鉴相器3；现通用型数字集成电路芯片系列中“4043/‑4”系列号配属目标件图5中图三态RS锁存器，一些“4046A”芯片直接取消鉴相器3。 [0037] 为简化讨论，以参考资料三图5.2.1的或非门型RS锁存器+参考资料五图5‑14的“电荷泵部分”构成所讨论的4044型鉴相器。鉴相器输出处在有效输出下输入同步发生有效变化为例，以前述4046型鉴相器仿真的时序为单位[R,S,Q,Q]=[1,1,0,0]→[0,0,1,1]→[0,0,0,0]→[0,0,1,1]→…，鉴相器输出为高阻输出→双导通输出→高阻输出→双导通输出→…。分析原因：对于表5.2.1中锁存器状态标志为“保持”，若前一锁存器状态为H/L输出(鉴相器输出同)则当输入[R,S]=[0,0]时确实保持原有H/L输出不变；但若前一锁存器状态为[R,S,Q,Q]=[1,1,0,0]的鉴相器高阻输出则当输入[R,S]=[0,0]时[Q,Q]=[1,1]→[0,0]→[1,1]→…，即鉴相器输出处在双导通输出→高阻输出→双导通输出→…中；这一结果符合参考资料三图5.2.3所示，同时还存在双控型模拟开关二个控端在同步输入时的延迟时差原因。由此4044型鉴相器无法作为电平式同步码高阻型鉴相器理论证据，原因为组环后高阻与二个开关全开鉴相器循环输出作用下调整VCO输出频率，锁相环锁定于二态类边沿式反相型鉴相器锁定状态结果，符合器件数据手册所示内容。 [0038] 本件所提出的4046型鉴相器设计案中，由于采用从鉴相器输入到双控型模拟开关二个控端为止的原理电路一体化设计，确保鉴相器输入同步有效变化时输出接口电路二个输入也具有同步变化功能，同时当输出接口电路二个输入同步变化时双控型模拟开关二个控端也具有同步变化功能；从鉴相器输入到双控型模拟开关二个控端的输入变化响应时间仅为四个基本门电路传输延迟时间，确保鉴相器高速工作，消除了4046型鉴相器缺陷的现象，即符合4046型鉴相器鉴相器工作定义。 [0039] 鉴相器中所采用到的触发器技术也可应用到分频/计数等应用领域确保高速性。 [0040] 综合以上内容，一个克服4046型鉴相器技术缺陷并保持4046型鉴相器原有原理电路架构的边沿式高阻型鉴相器的设计目标完成，同时也体现出从鉴相器输入到输出路径最短化技术特征。附图说明图1是4046型鉴相器原理电路。图2是图1所示4046型鉴相器的状态迁移图。图3是标准件中的图2，作统一标记调整后的图。图4是申请号2019107091998不同触发器组合的高阻型数字鉴相器中图6，对误记作修订。

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