延迟锁相环、延迟锁定方法、时钟同步电路和存储器 |
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| 申请号 | CN202210962473.4 | 申请日 | 2022-08-11 | 公开(公告)号 | CN117636947A | 公开(公告)日 | 2024-03-01 |
| 申请人 | 长鑫存储技术有限公司; | 发明人 | 李思曼; 严允柱; | ||||
| 摘要 | 本公开 实施例 提供了一种延迟 锁 相环、延迟锁定方法、时钟同步 电路 和 存储器 ，该延迟 锁相环 包括：分频模 块 ，配置为接收输入时钟 信号 ，对输入 时钟信号 进行分频处理，输出中间时钟信号；第一可调延迟线，配置为接收中间时钟信号，对中间时钟信号进行调整及传输，输出同步时钟信号；延迟模块，配置为接收输入时钟信号，对输入时钟信号进行延迟传输处理，输出 采样 时钟信号；锁存模块，配置为接收采样时钟信号和同步时钟信号，基于采样时钟信号对同步时钟信号进行锁存处理，输出一组目标时钟信号。这样，本公开实施例提供的 延迟锁相环 减少了可调延迟线的数量，不仅减小了电路面积，而且降低电路功耗。 | ||||||
| 权利要求 | 1.一种延迟锁相环，其特征在于，所述延迟锁相环包括： |
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| 说明书全文 | 延迟锁相环、延迟锁定方法、时钟同步电路和存储器技术领域背景技术[0002] 在动态随机存取存储器(Dynamic Random Access Memory，DRAM)中，延迟锁相环需要对四相位时钟信号(即4个相位依次相差90度的时钟信号)进行相位同步和锁定，以便后续产生数据时钟信号，且数据时钟信号用于数据信号DQ的采样处理。换句话说，延迟锁相环中至少需要设置4条主要的可调延迟线。以实现对四相位时钟信号的校准，不仅增加电路的制造成本，而且功耗较高。发明内容 [0003] 本公开提供了一种延迟锁相环、延迟锁定方法、时钟同步电路和存储器，该延迟锁相环减少了可调延迟线的数量，在保证信号质量的前提下，能够减少电路面积且降低功耗。 [0004] 本公开的技术方案是这样实现的： [0005] 第一方面，本公开实施例提供了一种延迟锁相环，所述延迟锁相环包括： [0006] 分频模块，配置为接收输入时钟信号，对所述输入时钟信号进行分频处理，输出中间时钟信号；其中，所述中间时钟信号的时钟周期是所述输入时钟信号的时钟周期的2倍； [0007] 第一可调延迟线，配置为接收所述中间时钟信号，对所述中间时钟信号进行调整及传输，输出同步时钟信号； [0008] 延迟模块，配置为接收所述输入时钟信号，对所述输入时钟信号进行延迟传输处理，输出采样时钟信号； [0009] 锁存模块，配置为接收所述采样时钟信号和所述同步时钟信号，基于所述采样时钟信号对所述同步时钟信号进行锁存处理，输出一组目标时钟信号； [0010] 其中，在所述一组目标时钟信号中，相邻的两个目标时钟信号之间的相位差为预设值。 [0011] 在一些实施例中，所述预设值为90度；所述一组目标时钟信号包括第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号；其中，所述第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号的时钟周期均是所述输入时钟信号的时钟周期的2倍，且所述第一目标时钟信号与所述同步时钟信号的相位相同。 [0012] 在一些实施例中，所述采样时钟信号包括第一采样时钟信号和第二采样时钟信号，且所述第一采样时钟信号和所述第二采样时钟信号的相位相反；所述第一采样时钟信号的时钟周期与所述输入时钟信号的时钟周期相同，所述第一采样时钟信号的一部分上升沿与所述同步时钟信号的上升沿对齐，且所述第一采样时钟信号的另一部分上升沿与所述同步时钟信号的下降沿对齐。 [0013] 在一些实施例中，所述延迟模块包括可调延迟链路和反相器；其中，所述可调延迟链路，配置为接收所述输入时钟信号和调节信号，基于所述调节信号对所述输入时钟信号进行延迟传输处理，输出所述第一采样时钟信号；所述反相器，配置为接收所述第一采样时钟信号，输出所述第二采样时钟信号。 [0014] 在一些实施例中，所述锁存模块，具体配置为 [0015] 利用所述第一采样时钟信号对所述同步时钟信号进行锁存处理，输出待处理时钟信号；利用所述第二采样时钟信号对所述待处理时钟信号进行锁存处理，输出第二目标时钟信号；利用所述第一采样时钟信号对所述第二目标时钟信号进行锁存处理，输出第三目标时钟信号；利用所述第二采样时钟信号对所述第三目标时钟信号进行锁存处理，输出所述第四目标时钟信号；利用所述第一采样时钟信号对所述第四目标时钟信号进行锁存处理，输出所述第一目标时钟信号。 [0016] 在一些实施例中，所述锁存模块包括第一锁存器、第二锁存器、第三锁存器、第四锁存器和第五锁存器；其中，所述第一锁存器的输入端接收所述同步时钟信号，所述第一锁存器的时钟端接收所述第一采样时钟信号，所述第一锁存器的输出端输出所述待处理时钟信号；所述第二锁存器的输入端接收所述待处理时钟信号，所述第二锁存器的时钟端接收所述第二采样时钟信号，所述第二锁存器的输出端输出所述第二目标时钟信号；所述第三锁存器的输入端接收所述第二目标时钟信号，所述第三锁存器的时钟端接收所述第一采样时钟信号，所述第三锁存器的输出端输出所述第三目标时钟信号；所述第四锁存器的输入端接收所述第三目标时钟信号，所述第四锁存器的时钟端接收所述第二采样时钟信号，所述第四锁存器的输出端输出所述第四目标时钟信号；所述第五锁存器的输入端接收所述第四目标时钟信号，所述第五锁存器的时钟端接收所述第一采样时钟信号，所述第五锁存器的输出端输出所述第一目标时钟信号。 [0017] 在一些实施例中，所述延迟锁相环还包括接收模块；其中，所述接收模块，配置为从外部接收初始时钟信号，基于所述初始时钟信号，输出所述输入时钟信号；其中，所述初始时钟信号和所述输入时钟信号的时钟周期相同。 [0018] 在一些实施例中，所述延迟锁相环还包括控制模块；其中，所述控制模块，配置为产生延迟线控制信号；所述第一可调延迟线，具体配置为接收所述延迟线控制信号和所述中间时钟信号，基于所述延迟线控制信号对所述中间时钟信号进行调整及传输，输出所述同步时钟信号。 [0019] 在一些实施例中，所述第一目标时钟信号、所述第二目标时钟信号、所述第三目标时钟信号和所述第四目标时钟信号在经过对应的信号传输路径后用于数据采样处理；所述控制模块包括： [0020] 反馈模块，配置为接收所述中间时钟信号，输出模拟时钟信号，且所述模拟时钟信号用于模拟所述第一目标时钟信号经过所述信号传输路径后的波形；检测模块，配置为接收所述中间时钟信号和所述模拟时钟信号，对所述中间时钟信号和所述模拟时钟信号进行相位检测，输出相位检测信号；调参模块，配置为接收所述相位检测信号，基于所述相位检测信号，输出所述延迟线控制信号。 [0021] 在一些实施例中，所述反馈模块包括：第二可调延迟线，配置为接收所述第一目标时钟信号和所述延迟线控制信号，基于所述延迟线控制信号对所述第一目标时钟信号进行调整及传输，输出复制时钟信号；其中，所述第二可调延迟线与所述第一可调延迟线的结构相同，所述复制时钟信号用于模拟所述第一目标时钟信号的波形；复制延迟模块，配置为接收所述复制时钟信号，对所述复制时钟信号进行延迟处理，输出模拟时钟信号；其中，所述复制延迟模块至少用于模拟所述信号传输路径的延时。 [0022] 第二方面，本公开实施例提供了一种延迟锁定方法，所述方法包括： [0023] 接收输入时钟信号，对所述输入时钟信号进行分频处理，得到中间时钟信号；其中，所述中间时钟信号的时钟周期是所述输入时钟信号的时钟周期的2倍； [0024] 通过第一可调延迟线对所述中间时钟信号进行调整及传输，得到同步时钟信号；以及，对所述输入时钟信号进行延迟传输处理，得到采样时钟信号； [0025] 基于所述采样时钟信号对所述同步时钟信号进行锁存处理，得到一组目标时钟信号；其中，在所述一组目标时钟信号中，相邻的两个目标时钟信号之间的相位差为预设值。 [0026] 第三方面，本公开实施例提供了一种时钟同步电路，所述时钟同步电路包括如第一方面所述的延迟锁相环和数据选择模块，且所述延迟锁相环和数据选择模块之间设置信号传输路径；其中， [0027] 所述延迟锁相环，配置为从外部接收初始时钟信号，产生输入时钟信号；并基于所述输入时钟信号，输出一组目标时钟信号；其中，相邻的两个目标时钟信号之间的相位差为预设值； [0028] 所述数据选择模块，配置为通过所述信号传输路径接收所述一组目标时钟信号，并利用所述一组目标时钟信号对数据信号进行采样及选择输出，输出目标数据信号。 [0029] 第四方面，本公开实施例提供了一种存储器，所述存储器至少包括如第三方面所述的时钟同步电路。 [0030] 在一些实施例中，所述存储器符合DDR5规范。 [0031] 本公开实施例提供了一种延迟锁相环、延迟锁定方法、时钟同步电路和存储器，该延迟锁相环包括：分频模块，配置为接收输入时钟信号，对输入时钟信号进行分频处理，输出中间时钟信号；其中，中间时钟信号的时钟周期是输入时钟信号的时钟周期的2倍；第一可调延迟线，配置为接收中间时钟信号，对中间时钟信号进行调整及传输，输出同步时钟信号；延迟模块，配置为接收输入时钟信号，对输入时钟信号进行延迟传输处理，输出采样时钟信号；锁存模块，配置为接收采样时钟信号和同步时钟信号，基于采样时钟信号对同步时钟信号进行锁存处理，输出一组目标时钟信号；其中，在一组目标时钟信号中，相邻的两个目标时钟信号之间的相位差为预设值。这样，本公开实施例提供的延迟锁相环减少了可调延迟线的数量，不仅减小了电路面积，而且降低电路功耗。附图说明 [0032] 图1为一种延迟锁相环的结构示意图； [0033] 图2为一种延迟锁相环的信号时序示意图； [0034] 图3为本公开实施例提供的一种延迟锁相环的结构示意图； [0035] 图4为本公开实施例提供的一种延迟锁相环的信号时序示意图； [0036] 图5为本公开实施例提供的一种延迟锁相环的详细结构示意图； [0037] 图6为本公开实施例提供的一种延迟锁相环的应用场景示意图； [0038] 图7为本公开实施例提供的一种延迟锁定方法的流程示意图； [0039] 图8为本公开实施例提供的一种时钟同步电路的结构示意图； [0040] 图9为本公开实施例提供的一种存储器的结构示意图。 具体实施方式[0041] 下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。 [0042] 动态随机存取存储器(Dynamic Random Access Memory，DRAM) [0043] 同步动态随机存取存储器(Synchronous Dynamic Random Access Memory，SDRAM) [0044] 双倍数据速率内存(Double Data Rate SDRAM，DDR) [0045] 低功率DDR(Low Power DDR，LPDDR) [0046] 第n代DDR标准(DDRn Specification，DDRn)，例如DDR3、DDR4、DDR5、DDR6[0047] 第n代LPDDR标准(LPDDRn Specification，LPDDRn)，例如LPDDR3、LPDDR4、LPDDR5、LPDDR6 [0048] 目前，存储器逐渐向着高速化发展。以DDR5为例，由于其速度提升和工艺的限制，接口处的高速时钟信号需要在内部转为低速时钟信号。举例来说，存储器中的延迟锁相环(Delay Locked Loop，DLL)需要通过大量的反相器链来动态调整时钟信号的延迟以及执行延迟匹配处理，如果在高频速度下，这些反相器链造成信号偏差(Jitter)的大量累计，最终导致信号丢失。因此，为了保证信号质量，在DDR5的高频速度下，来自于外部的初始时钟信号CLK在内部会分频为四相位时钟信号，四相位时钟信号分别送入延迟锁相环进行相位同步及锁定，然后通过数据选择模块(Mux)利用调整后的四相位时钟信号对数据信号DQ进行采样及选择输出，得到目标数据信号。 [0049] 参见图1，其示出了一种延迟锁相环的结构示意图。参见图2，其示出了一种延迟锁相环的信号时序示意图。如图1和图2所示，初始时钟信号CLK经过接收模块进入延迟锁相环，然后被转换模块处理为四相位时钟信号(即clk0、clk90、clk180和clk270)，且四相位时钟信号的频率降低为初始时钟信号CLK的一半；其次，通过4条可调延迟线分别对四相位时钟信号进行延迟以及占空比方面的调整。这样，在延迟锁相环进行相位锁定之后，获得调整后的四相位时钟信号(即DL0、DL90、DL180和DL270)，且DL0、DL90、DL180和DL270经由相应的信号传输路径传输到数据选择模块，以实现对数据信号DQ的采样及选择输出。另外，延迟锁相环还包括第5条可调延迟线、复制延迟模块、检测模块和调参模块，第5条可调延迟线和复制延迟模块构成回路，第5条可调延迟线接收时钟信号clk0，复制延迟模块输出模拟时钟信号，模拟时钟信号用于指示调整后的时钟信号DL0传输到数据选择模块时的波形，检测模块对模拟时钟信号和时钟信号clk0之间的相位差进行检测，调参模块根据检测模块的检测结果输出延迟线控制信号，延迟线控制信号用于控制所有的可调延迟线的工作参数。这样，延迟锁相环存在闭环反馈机制，保证最终处理得到的DL0/DL90/DL180/DL270符合要求，且DL0/DL90/DL180/DL270的相位依次相差90度。 [0050] 由上述可知，初始时钟信号CLK分为四路进入延迟锁相环，为了保证初始时钟信号CLK的上升沿和下降沿信息不被丢失，所以延迟锁相环内部需要准备4路主要的可调延迟线(以及1路用于模拟的可调延迟线)，以便对四相位时钟信号进行相位同步和锁定处理，最终传输到数据选择模块(Mux)。然而，这种架构不仅增大了延迟锁相环的面积，而且延迟锁相环的电力消耗也非常大。在实际工作场景中，延迟锁相环在相位锁定之后，如果中央控制器(Central Processing Unit，CPU)发送读命令(Read Command)，4个主要的可调延迟线会持续工作，形成整个存储器的电力消耗的重要部分。所以，在如何保证信号质量的同时，减小延迟锁相环的功耗是一个难点。 [0051] 基于此，本公开实施例提供了一种延时锁相环，包括：分频模块，配置为接收输入时钟信号，对输入时钟信号进行分频处理，输出中间时钟信号；其中，中间时钟信号的时钟周期是输入时钟信号的时钟周期的2倍；第一可调延迟线，配置为接收中间时钟信号，对中间时钟信号进行调整及传输，输出同步时钟信号；延迟模块，配置为接收输入时钟信号，对输入时钟信号进行延迟传输处理，输出采样时钟信号；锁存模块，配置为接收采样时钟信号和同步时钟信号，基于采样时钟信号对同步时钟信号进行锁存处理，输出一组目标时钟信号；其中，在一组目标时钟信号中，相邻的两个目标时钟信号之间的相位差为预设值。这样，本公开实施例提供的延迟锁相环减少了可调延迟线的数量，不仅减小了电路面积，而且降低电路功耗。 [0052] 下面将结合附图对本公开各实施例进行详细说明。 [0053] 在本公开的一实施例中，参见图3，其示出了本公开实施例提供的一种延迟锁相环10的结构示意图。如图3所示，延迟锁相环10包括： [0054] 分频模块11，配置为接收输入时钟信号，对输入时钟信号进行分频处理，输出中间时钟信号；其中，中间时钟信号的时钟周期是输入时钟信号的时钟周期的2倍； [0055] 第一可调延迟线12，配置为接收中间时钟信号，对中间时钟信号进行调整及传输，输出同步时钟信号； [0056] 延迟模块13，配置为接收输入时钟信号，对输入时钟信号进行延迟传输处理，输出采样时钟信号； [0057] 锁存模块14，配置为接收采样时钟信号和同步时钟信号，基于采样时钟信号对同步时钟信号进行锁存处理，输出一组目标时钟信号；在一组目标时钟信号中，相邻的两个目标时钟信号之间的相位差为预设值。 [0058] 需要说明的是，本公开实施例的延迟锁相环10可以应用但不限于存储器，例如DRAM、SDRAM等。另外，在其他模拟电路/数字电路中，均可通过本公开实施例提供的延迟锁相环10来产生一组不同相位的时钟信号。 [0059] 在延迟锁相环10中，通过第一可调延迟线12对中间时钟信号进行调整及传输以产生同步时钟信号，通过延迟模块13对输入时钟信号进行延迟传输处理以产生采样时钟信号，后续通过锁存模块14利用采样时钟信号对同步时钟信号进行锁存处理，产生相邻信号之间的相位差为预设值的一组目标时钟信号。这样，延迟锁相环10中可调延迟线的数量明显减少，不仅减少了电路面积，降低电路的制造成本，而且降低电流和功耗，还可以改善由于延迟线不匹配带来的相位误差，保证信号质量。 [0060] 应理解，本公开实施例对于相位差的限定均允许一定的误差。也就是说，在一组目标时钟信号中，相邻的两个目标时钟之间的相位差在误差允许的范围内为预设值。后续关于相位数值、时钟周期、信号对齐或者信号波形相同的相关限定均是指在误差允许的范围内。 [0061] 需要说明的是，根据实际应用需求的不同，一组目标时钟信号中的信号数量M可以根据实际应用场景确定，同时预设值＝360度/M。例如，M＝2，此时所述预设值为180度，且一组目标时钟信号包括第一目标时钟信号和第二目标时钟信号；又例如，M＝4，此时所述预设值为90度，且一组目标时钟信号包括第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号。 [0062] 以下均以一组目标时钟信号包括第一目标时钟信号(后续表示为DL0)、第二目标时钟信号(后续表示为DL90)、第三目标时钟信号(后续表示为DL180)和第四目标时钟信号(后续表示为DL270)为例进行说明，其他情况可参照理解。 [0063] 参见图4，其示出了本公开实施例提供的一种延迟锁相环的信号时序示意图。如图4所示，第一目标时钟信号DL0、第二目标时钟信号DL90、第三目标时钟信号DL180和第四目标时钟信号DL270的时钟周期均是输入时钟信号的时钟周期的2倍，且第一目标时钟信号DL0与同步时钟信号DLL0的相位相同。 [0064] 在一些实施例中，如图4所示，采样时钟信号包括第一采样时钟信号CLKIN和第二采样时钟信号CLKB，且第一采样时钟信号CLKIN和第二采样时钟信号CLKB的相位相反；第一采样时钟信号CLKIN的时钟周期与输入时钟信号的时钟周期相同，即第一采样时钟信号CLKIN的时钟周期是同步时钟信号DLL0的时钟周期的一半，且第一采样时钟信号CLKIN的一部分上升沿与同步时钟信号DLL0的上升沿对齐，第一采样时钟信号CLKIN的另一部分上升沿与同步时钟信号DLL0的下降沿对齐。 [0065] 应理解，本公开实施例中的“对齐”允许一定的误差。也就是说，第一采样时钟信号CLKIN的一部分上升沿与同步时钟信号DLL0的上升沿在误差允许的范围内对齐，第一采样时钟信号CLKIN的另一部分上升沿与同步时钟信号DLL0的下降沿在误差允许的范围内对齐。 [0066] 这样，利用第一采样时钟信号CLKIN和第二采样时钟信号CLKB轮流对同步时钟信号DLL0进行锁存处理，能够得到相位差依次为90度的一组目标时钟信号。 [0067] 在一些实施例中，参见图5，其示出了本公开实施例提供的一种延迟锁相环10的详细结构示意图。如图5所示，延迟锁相环10还包括接收模块15；其中， [0068] 接收模块15，配置为从外部接收初始时钟信号CLK，基于初始时钟信号CLK，输出输入时钟信号；其中，初始时钟信号CLK和输入时钟信号的时钟周期相同。 [0069] 需要说明的是，初始时钟信号CLK可以为一对差分信号，输入时钟信号为单端信号，以保证信号接收的正确性，同时输入时钟信号更加稳定。 [0070] 在一些实施例中，如图5所示，延迟模块13包括可调延迟链路131和反相器132；其中， [0071] 可调延迟链路131，配置为接收输入时钟信号和调节信号，基于调节信号对输入时钟信号进行延迟传输处理，输出第一采样时钟信号CLKIN； [0072] 反相器132，配置为接收第一采样时钟信号CLKIN，输出第二采样时钟信号CLKB。 [0073] 需要说明的是，可调延迟链路131可以包括缓冲器201和可调单元202。在这里，图5仅示出1个缓冲器201，但是缓冲器的数量可以更多；可调单元202是由多个串联设置的延迟单元(Delay Cell)，调节参数可以控制可调单元202的工作参数，从而对输入信号产生不同程度的延时，最终保证“第一采样时钟信号CLKIN的上升沿”和“同步时钟信号DLL0的上升沿或下降沿”在误差允许的范围内对齐。 [0074] 在这里，调节参数可以是通过反馈调节机制确定的，即可调延迟链路131还包括参数模块，参数模块能够对第一采样时钟信号CLKIN和同步时钟信号DLL0进行逻辑运算，并根据运算结果对调节参数进行实时调整。 [0075] 在一些实施例中，锁存模块14，具体配置为利用第一采样时钟信号CLKIN对同步时钟信号DLL0进行锁存处理，输出待处理时钟信号；利用第二采样时钟信号CLKB对待处理时钟信号进行锁存处理，输出第二目标时钟信号DL90；利用第一采样时钟信号CLKIN对第二目标时钟信号DL90进行锁存处理，输出第三目标时钟信号DL180；利用第二采样时钟信号CLKB对第三目标时钟信号DL180进行锁存处理，输出第四目标时钟信号DL270；利用第一采样时钟信号CLKIN对第四目标时钟信号DL270进行锁存处理，输出第一目标时钟信号DL0。 [0076] 在一种具体的实施例中，如图5所示，锁存模块14包括第一锁存器141、第二锁存器142、第三锁存器143、第四锁存器144和第五锁存器145；其中，第一锁存器141的输入端接收同步时钟信号DLL0，第一锁存器141的时钟端接收第一采样时钟信号CLKIN，第一锁存器141的输出端输出待处理时钟信号；第二锁存器142的输入端接收待处理时钟信号，第二锁存器 142的时钟端接收第二采样时钟信号CLKB，第二锁存器142的输出端输出第二目标时钟信号DL90；第三锁存器143的输入端接收第二目标时钟信号DL90，第三锁存器143的时钟端接收第一采样时钟信号CLKIN，第三锁存器143的输出端输出第三目标时钟信号DL180；第四锁存器144的输入端接收第三目标时钟信号DL180，第四锁存器144的时钟端接收第二采样时钟信号CLKB，第四锁存器144的输出端输出第四目标时钟信号DL270；第五锁存器145的输入端接收第四目标时钟信号DL270，第五锁存器145的时钟端接收第一采样时钟信号CLKIN，第五锁存器145的输出端输出第一目标时钟信号DL0。 [0077] 需要说明的是，第一锁存器141、第二锁存器142、第三锁存器143、第四锁存器144和第五锁存器145的工作原理相同，具体为：如果时钟端的信号为高电平，那么输出端的信号状态随输入端的信号状态进行变化；如果时钟端的信号为低电平，那么输出端的信号状态保持不变。 [0078] 具体来说，如图4所示，对于第一锁存器141，如果第一采样时钟信号CLKIN为高电平，则待处理时钟信号和同步时钟信号DLL0的电平状态相同；如果第一采样时钟信号CLKIN为低电平，则待处理时钟信号的电平状态保持不变；因此，如图4所示，待处理时钟信号的波形和同步时钟信号DLL0的波形在误差允许的范围内相同。对于第二锁存器142，如果第二采样时钟信号CLKB为高电平，则第二目标时钟信号DL90和待处理时钟信号的电平状态在误差允许的范围内相同；如果第二采样时钟信号CLKB为低电平，则第二目标时钟信号DL90的电平状态保持不变；因此，如图4所示，与待处理时钟信号相比，第二目标时钟信号DL90在误差允许的范围内延迟90度。对于第三锁存器143，如果第一采样时钟信号CLKIN为高电平，则第三目标时钟信号DL180和第二目标时钟信号DL90的电平状态在误差允许的范围内相同；如果第一采样时钟信号CLKIN为低电平，则第三目标时钟信号DL180的电平状态保持不变；因此，如图4所示，与第二目标时钟信号DL90相比，第三目标时钟信号DL180的相位在误差允许的范围内延迟90度。对于第四锁存器144，如果第二采样时钟信号CLKB为高电平，则第四目标时钟信号DL270和第三目标时钟信号DL180的电平状态相同；如果第二采样时钟信号CLKB为低电平，则第四目标时钟信号DL270的电平状态保持不变；因此，如图4所示，与第三目标时钟信号DL180相比，第四目标时钟信号DL270的相位在误差允许的范围内延迟90度。对于第五锁存器145，如果第一采样时钟信号CLKIN为高电平，则第一目标时钟信号DL0和第四目标时钟信号DL270的电平状态在误差允许的范围内相同；如果第一采样时钟信号CLKIN为低电平，则第一目标时钟信号DL0的电平状态保持不变；因此，如图4所示，与第四目标时钟信号DL270相比，第一目标时钟信号DL0的相位在误差允许的范围内延迟90度，或者说第一目标时钟信号DL0相较于第二目标时钟信号DL90的相位在误差允许的范围内超前90度。 [0079] 也就是说，第二锁存器142、第三锁存器143、第四锁存器144和第五锁存器145整体构成4分频的移位寄存器。对于延迟锁相环10来说，仅将分频后的中间时钟信号clk0送入第一可调延迟线10，通过移位寄存器对(第一可调延迟线10输出的)同步时钟信号DLL0进行锁存处理，能够产生4个相位差依次相差90度的目标时钟信号。这样，延迟锁相环10内部仅需要设置1路主要的可调延迟线，节省了3个可调延迟线，极大减少了延迟锁相环10的能耗。 [0080] 特别地，在锁存模块14包括第一锁存器141、第二锁存器142、第三锁存器143、第四锁存器144和第五锁存器145的情况下，第一目标时钟信号DL0、第二目标时钟信号DL90、第三目标时钟信号DL180和第四目标时钟信号DL270能够达到较好的延迟匹配，彼此之间的相位误差是比较小的。除此之外，也可以取消第五锁存器145，对第一可调延迟线12输出的同步时钟信号DLL0进行延迟传输后形成第一目标时钟信号DL0，或者将第一锁存器141输出的同步时钟信号DL0确定为第一目标时钟信号DL0，这些方案也在本公开实施例的保护范围之内。 [0081] 在一些实施例中，如图5所示，延迟锁相环10还包括控制模块16；其中，[0082] 控制模块16，配置为产生延迟线控制信号； [0083] 第一可调延迟线12，具体配置为接收延迟线控制信号和中间时钟信号clk0，基于延迟线控制信号对中间时钟信号clk0进行调整及传输，输出同步时钟信号DLL0。 [0084] 这样，基于延迟线控制信号，第一可调延迟线12对中间时钟信号clk0进行多方面的调整，保证同步时钟信号DLL0的占空比和相位符合要求，进而利用同步时钟信号DLL0产生的第一目标时钟信号DL0、第二目标时钟信号DL90、第三目标时钟信号DL180、第四目标时钟信号DL270也是符合要求的。 [0085] 需要说明的是，参见图6，其示出了本公开实施例提供的一种延迟锁相环10的应用场景示意图。如图6所示，第一目标时钟信号DL0、第二目标时钟信号DL90、第三目标时钟信号DL180和第四目标时钟信号DL270在经过对应的信号传输路径(具体参见图6中数据选择模块输入端的虚线框部分)后用于数据采样处理。具体来说，第一目标时钟信号DL0、第二目标时钟信号DL90、第三目标时钟信号DL180和第四目标时钟信号DL270在经过对应的信号传输路径后到达数据选择模块(Mux)，数据选择模块利用四相位的目标时钟信号对数据信号DQ进行采样及选择输出，得到目标数据信号。 [0086] 在这里，每一信号传输路径上可以设置一定数量的缓冲器，以增加信号的驱动能力，且4条信号传输路径上的缓冲器数目均是相同。 [0087] 在一些实施例中，如图5或图6所示，控制模块16包括： [0088] 反馈模块(具体为由第二可调延迟线161和复制延迟模块162构成的信号链路，具体参见下述说明)，配置为接收中间时钟信号clk0，输出模拟时钟信号，且模拟时钟信号用于模拟第一目标时钟信号DL0经过信号传输路径后的波形； [0089] 检测模块163，配置为接收中间时钟信号clk0和模拟时钟信号，对中间时钟信号clk0和模拟时钟信号进行相位检测，输出相位检测信号； [0090] 调参模块164，配置为接收相位检测信号，基于相位检测信号输出延迟线控制信号。 [0091] 需要说明的是，第一目标时钟信号DL0在到达数据选择模块时的波形和中间时钟信号clk0的波形需要保持一致，因此需要构建反馈调整机制。具体来说中间时钟信号clk0在经过反馈模块后产生模拟时钟信号，由于模拟时钟信号能够模拟第一目标时钟信号DL0在到达数据选择模块时的波形，所以根据模拟时钟信号和中间时钟信号clk0之间的差别来调整延迟线控制信号，以便对第一可调延迟线的工作参数进行调整。 [0092] 另外，模拟时钟信号的波形与第一目标时钟信号DL0经过信号传输路径后的波形并非是完全相同的。在实际工作场景中，在存储器进入稳定工作状态之后，模拟时钟信号可以进行分频处理，从而降低延迟线调整信号的更新频次，避免信号毛刺带来的信号抖动，同时降低电力消耗。 [0093] 在一种具体的实施例中，如图6所示，反馈模块包括： [0094] 第二可调延迟线161，配置为接收延迟线控制信号和中间时钟信号clk0，基于延迟线控制信号对中间时钟信号clk0进行调整及传输，输出复制时钟信号；其中，第二可调延迟线161与第一可调延迟线12的结构相同，复制时钟信号用于模拟第一目标时钟信号DL0的波形； [0095] 复制延迟模块162，配置为接收复制时钟信号，对复制时钟信号进行延迟处理，输出模拟时钟信号；其中，复制延迟模块162至少用于模拟信号传输路径的延时。 [0096] 这样，第二可调延迟线161用于复制第一可调延迟线12的处理过程，复制延迟模块162用于复制但不限于第一目标时钟信号DL0经由信号传输路径进行传输时的延时，从而构成反馈调整的闭环。 [0097] 综上所示，针对高速化的存储器，本公开实施例提供了一种延迟锁相环的全新结构：在延迟锁相环10中引入延迟模块13和锁存模块14，送入可调延迟线的仅有经过分频之后的中间时钟信号clk0，针对可调延迟线输出的同步时钟信号DLL0，利用延迟模块13和锁存模块14处理得到相邻信号的相位差为预设值的一组目标时钟信号。这样，在保证信号质量的前提下，延迟锁相环仅需要设置一条主要的可调延迟线(另外包括一条用于模拟的可调延迟线)，节省了三条可调延迟线，不仅能够减少电路面积，降低电路的制造成本，还减小了功耗。 [0098] 在本公开的另一实施例中，参见图7，其示出了本公开实施例提供的一种延迟锁定方法的流程示意图。如图7所示，该方法包括： [0099] S301：接收输入时钟信号，对输入时钟信号进行分频处理，得到中间时钟信号；其中，中间时钟信号的时钟周期是输入时钟信号的时钟周期的2倍。 [0100] 需要说明的是，本公开实施例提供的延迟锁定方法应用于前述的延迟锁相环10。 [0101] S302：通过第一可调延迟线对中间时钟信号进行调整及传输，得到同步时钟信号；以及，对输入时钟信号进行延迟传输处理，得到采样时钟信号。 [0102] S303：基于采样时钟信号对同步时钟信号进行锁存处理，得到一组目标时钟信号；其中，在一组目标时钟信号中，相邻的两个目标时钟信号之间的相位差为预设值。 [0103] 这样，在保证信号质量的前提下，仅需要设置一条主要的可调延迟线即可产生相邻信号的相位差为预设值的一组目标时钟信号，节省了三条可调延迟线，不仅能够减少电路面积，降低电路的制造成本，还减小了功耗。 [0104] 在一些实施例中，预设值为90度；一组目标时钟信号包括第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号；其中，第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号的时钟周期均是输入时钟信号的时钟周期的2倍，且第一目标时钟信号与同步时钟信号的相位相同。 [0105] 在一些实施例中，采样时钟信号包括第一采样时钟信号和第二采样时钟信号，且第一采样时钟信号和第二采样时钟信号的相位相反；第一采样时钟信号的时钟周期与输入时钟信号的时钟周期相同，且第一采样时钟信号的上升沿与和同步时钟信号的上升沿或下降沿对齐。 [0106] 在一些实施例中，所述对初始时钟信号进行延迟传输处理，输出采样时钟信号，包括： [0107] 确定调节信号，并基于调节信号对输入时钟信号进行延迟传输处理，输出第一采样时钟信号；对第一采样时钟信号进行反相处理，输出第二采样时钟信号。 [0108] 在一些实施例中，所述基于采样时钟信号对同步时钟信号进行锁存处理，输出多个目标时钟信号，包括： [0109] 利用第一采样时钟信号对同步时钟信号进行锁存处理，输出待处理时钟信号；利用第二采样时钟信号对待处理时钟信号进行锁存处理，输出第二目标时钟信号；利用第一采样时钟信号对第二目标时钟信号进行采样，输出第三目标时钟信号；利用第二采样时钟信号对第三目标时钟信号进行采样，输出第四目标时钟信号；利用第一采样时钟信号对第四目标时钟信号进行采样，得到第一目标时钟信号。 [0110] 本公开实施例提供了一种延迟锁定方法，在保证信号质量的前提下减少了可调延迟线的数量，不仅能够减少电路面积，降低电路的制造成本，还减小了功耗。 [0111] 在本公开的又一实施例中，参见图8，其示出了本公开实施例提供的一种时钟同步电路40的结构示意图。如图8所示，该时钟同步电路40包括前述的延迟锁相环10和数据选择模块41，且延迟锁相环10和数据选择模块41之间设置信号传输路径；其中，[0112] 所述延迟锁相环10，配置为从外部接收初始时钟信号clk0，产生输入时钟信号；并基于所述输入时钟信号，输出一组目标时钟信号(例如图4中的DL0、DL90、DL180、DL270)；其中，相邻的两个目标时钟信号之间的相位差为预设值； [0113] 所述数据选择模块41，配置为通过所述信号传输路径接收所述一组目标时钟信号，并利用所述一组目标时钟信号对数据信号DQ进行采样及选择输出，输出目标数据信号。 [0114] 需要说明的是，延迟锁相环10的结构请参见说明，其通过第一可调延迟线12对中间时钟信号进行调整及传输以产生同步时钟信号，通过延迟模块13对输入时钟信号进行延迟传输处理以产生采样时钟信号，后续通过锁存模块14利用采样时钟信号对同步时钟信号进行锁存处理，产生相邻信号的相位差为预设值的一组目标时钟信号。这样，延迟锁相环10中可调延迟线的数量明显减少，不仅减少了电路面积，降低电路的制造成本，而且降低电流和功耗，还可以改善由于延迟线不匹配带来的相位误差，保证信号质量。 [0115] 在一些实施例中，延迟锁相环10，具体配置为基于输入时钟信号，输出第一目标时钟信号DL0、第二目标时钟信号DL90、第三目标时钟信号DL180和第四目标时钟信号DL270；其中，第一目标时钟信号DL0、第二目标时钟信号DL90、第三目标时钟信号DL180和第四目标时钟信号DL270之间的相位依次相差90度。 [0116] 数据选择模块41，具体配置为利用第一目标时钟信号DL0、第二目标时钟信号DL90、第三目标时钟信号DL180和第四目标时钟信号DL270对数据信号进行采样及选择输出，得到目标数据信号。 [0117] 需要说明的是，如图8所示，信号传输路径也为4条，分别用于传输第一目标时钟信号DL0、第二目标时钟信号DL90、第三目标时钟信号DL180和第四目标时钟信号DL270。对于4条信号传输路径来说，每一信号传输路径均设置了相同数目的缓冲器，以起到信号延迟和驱动增强的作用。图8中以每一信号传输路径设置2个缓冲器为例进行示出，但在实际应用过程中可以更多或者更少。 [0118] 这样，在保证信号质量的前提下减少了可调延迟线的数量，不仅能够减少电路面积，降低电路的制造成本，还减小了功耗。 [0119] 在本公开的再一实施例中，参见图9，其示出了本公开实施例提供的一种存储器50组成结构示意图。如图9所示，存储器50至少包括前述的时钟同步电路40。 [0120] 需要说明的是，由于时钟同步电路40包括前述的延迟锁相环10，仅通过第一可调延迟线12对中间时钟信号clk0进行调整及传输处理以产生同步时钟信号DLL0，利用延迟模块13和锁存模块14处理得到相邻信号的相位差为预设值的一组目标时钟信号。这样，在保证信号质量的前提下，存储器50中的延迟锁相环仅需要设置一条主要的可调延迟线，节省了三条可调延迟线，不仅能够减少电路面积，降低电路的制造成本，还减小了功耗。 [0121] 在一些实施例中，存储器至少符合以下规范之一：DDR3、DDR4、DDR5、DDR6、LPDDR3、LPDDR4、LPDDR5、LPDDR6。 [0122] 这样，本公开实施例采用如图3、图5或图6的架构来产生4相位时钟信号，不仅保证了信号质量，同时还可以降低面积和功耗。由于DDR5中初始时钟信号的速度很高，所以能够在延迟线很短的情况下就能达到目的，相比于传统架构，能够减少将近一半的能源消耗(Power Consumption)。 [0123] 以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。 |
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