时钟数据恢复装置 |
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| 申请号 | CN202311470074.7 | 申请日 | 2023-11-07 | 公开(公告)号 | CN117579057A | 公开(公告)日 | 2024-02-20 |
| 申请人 | 矽致微有限公司; 杭州芯迈半导体技术有限公司; | 发明人 | 張永載; 李承龍; 沈載三; | ||||
| 摘要 | 本 发明 涉及时钟数据恢复装置，包括：均衡器，均衡器补偿输入的数据的通道损耗；鉴相器，鉴相器比较均衡器输出的数据与获得反馈的时钟并输出上升 信号 (UP)和下降信号(DN)；电荷 泵 ， 电荷泵 根据上升信号和下降信号进行操作以输出 控制信号 ；环路 滤波器 ， 环路滤波器 去除电荷泵输出的控制信号中包含的高频成分；压控 振荡器 ，压控振荡器根据去除了高频成分的控制信号来转换时钟的 频率 并输出；及压控振荡器 缓冲器 ，压控振荡器缓冲器根据从鉴相器直接传递的上升信号和下降信号，调节压控振荡器输出的时钟的压摆率(slew rate)并传递给鉴相器。根据本发明，可以减小Bang‑Bang环路中的环路迟延以便改善时钟和数据恢复特性。 | ||||||
| 权利要求 | 1.一种时钟数据恢复装置，所述时钟数据恢复装置用于减小Bang‑Bang环路中的环路迟延，包括： |
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| 说明书全文 | 时钟数据恢复装置[0001] 相关申请的交叉引用 技术领域[0003] 本发明涉及时钟数据恢复装置。更具体地本发明涉及一种时钟数据恢复装置，其可以减小Bang‑Bang环路中的环路迟延以便改善时钟和数据恢复特性。 背景技术[0004] 通常，利用Bang‑Bang鉴相器的时钟数据恢复环路为了保持正常状态(Steady‑stage)，即锁定状态(locking state)动作，执行比较数据和时钟的时序而快速或缓慢地变更时钟频率的动作。 [0006] 参照图1和图2，现有技术的时钟数据恢复装置包括：均衡器10，所述均衡器10补偿输入的数据的通道损耗；鉴相器20，所述鉴相器20比较均衡器10输出的数据与从压控振荡器50获得反馈的时钟并输出上升信号(UP)和下降信号(DN)；电荷泵30，所述电荷泵30根据上升信号和下降信号进行操作以输出控制压控振荡器50的控制信号；环路滤波器40，所述环路滤波器40去除电荷泵30输出的控制信号中包含的高频成分；及压控振荡器50，所述压控振荡器50根据去除了高频成分的控制信号来转换时钟的频率并输出。 [0007] 但是，根据这种现有技术，比较数据与时钟的时序后，应用与其相应的压控振荡器的频率变更，而由于发生相当长时间的迟延，这成为增加Bang‑Bang环路抖动(Jitter)的因素。 [0008] 先行技术文献 [0009] 专利文献 [0012] (专利文献3)韩国授权专利公报第10‑2012‑0025179号(授权日：2012年3月15日，名称：利用Bang‑Bang鉴相器改善抖动特性的时钟数据恢复电路) 发明内容[0013] 技术课题 [0014] 本发明的目的在于提供一种时钟数据恢复装置，其可以减小Bang‑Bang环路中的环路迟延以便改善时钟和数据恢复特性。 [0015] 此外，本发明的进一步目的在于，无迟延地把Bang‑Bang环路的上升信号和下降信号立即反映到作为压控振荡器的输出信号的时钟上，而减小Bang‑Bang抖动，改善在时钟数据恢复电路内部生成的内部时钟和数据的时序容限(Timing margin)，在外部输入噪声(Input Noise)上也改善数据和时钟恢复特性，在时钟数据恢复电路中发生数据对比时钟的时序错误(Timing Error)时立即反映到各个环路，从而提高时钟数据恢复环路的跟踪(Tracking)性能。 [0016] 要解决的技术问题 [0017] 为了解决这些问题，本发明的时钟数据恢复装置，用于减小Bang‑Bang环路中的环路迟延，包括：均衡器，所述均衡器补偿输入的数据的通道损耗；鉴相器，所述鉴相器比较所述均衡器输出的数据与获得反馈的时钟并输出上升信号(UP)和下降信号(DN)；电荷泵，所述电荷泵根据所述上升信号和所述下降信号进行操作以输出控制信号；环路滤波器，所述环路滤波器去除所述电荷泵输出的控制信号中包含的高频成分；压控振荡器，所述压控振荡器根据所述去除了高频成分的控制信号来转换所述时钟的频率并输出；及压控振荡器缓冲器，所述压控振荡器缓冲器根据从所述鉴相器直接传递的上升信号和下降信号，调节所述压控振荡器输出的时钟的压摆率(slew rate)并传递给所述鉴相器。 [0018] 根据本发明的时钟数据恢复装置，其特征在于，所述鉴相器为Bang‑Bang鉴相器。 [0019] 根据本发明的时钟数据恢复装置，其特征在于，当从所述压控振荡器获得反馈的时钟的相位慢于所述均衡器输出的数据时，所述鉴相器输出所述上升信号，当从所述压控振荡器获得反馈的时钟的相位快于所述均衡器输出的数据时，所述鉴相器输出所述下降信号，当接收了所述上升信号时，流入所述压控振荡器缓冲器的电流增加，所述压控振荡器输出的时钟的压摆率增大，从而所述均衡器输出的数据与所述压控振荡器输出的时钟实现同步。 [0020] 根据本发明的时钟数据恢复装置，其特征在于，当接收了所述下降信号时，流入所述压控振荡器缓冲器的电流减少，所述压控振荡器输出的时钟的压摆率减小，从而所述均衡器输出的数据与所述压控振荡器输出的时钟实现步骤。 [0021] 根据本发明的时钟数据恢复装置，其特征在于，所述压控振荡器缓冲器包括：第一CMOS，所述第一CMOS的栅极端共同连接于所述压控振荡器的输出端；第一开关，所述第一开关连接于电源端与构成所述第一CMOS的第一PMOS的源极端之间，并始终保持导通状态；第二开关，所述第二开关连接于构成所述第一CMOS的第一NMOS的源极端与接地端之间，并始终保持导通状态；第三开关，所述第三开关连接于所述电源端与所述第一PMOS的源极端之间，并根据所述上升信号而导通；第四开关，所述第四开关连接于所述第一NMOS的源极端与所述接地端之间，并根据所述上升信号而导通；第五开关，所述第五开关连接于所述电源端与所述第一PMOS的源极端之间，并根据使所述下降信号反转的信号而导通；第六开关，所述第六开关连接于所述第一NMOS的源极端与所述接地端之间，并根据使所述下降信号反转的信号而导通；第二CMOS，所述第二CMOS的栅极端共同连接于所述第一CMOS的漏极端；第七开关，所述第七开关连接于所述电源端与构成所述第二CMOS的第二PMOS的源极端之间，并始终保持导通状态；第八开关，所述第八开关连接于构成所述第二CMOS的第二NMOS的源极端与所述接地端之间，并始终保持导通状态；第九开关，所述第九开关连接于所述电源端与所述第二PMOS的源极端之间，并根据所述上升信号而导通；第十开关，所述第十开关连接于所述第二NMOS的源极端与所述接地端之间，并根据所述上升信号而导通；第十一开关，所述第十一开关连接于所述电源端与所述第二PMOS的源极端之间，并根据使所述下降信号反转的信号而导通；及第十二开关，所述第十二开关连接于所述第二NMOS的源极端与所述接地端之间，并根据使所述下降信号反转的信号而导通。 [0022] 根据本发明的时钟数据恢复装置，其特征在于，当从所述鉴相器传递的上升信号和下降信号均为低电平时，所述第三开关、所述第四开关、所述第九开关、所述第十开关断开，所述第五开关、所述第六开关、所述第十一开关、所述第十二开关导通。 [0023] 根据本发明的时钟数据恢复装置，其特征在于，当从所述鉴相器传递的上升信号为高电平时，所述第三开关、所述第四开关、所述第五开关、所述第六开关、所述第九开关、所述第十开关、所述第十一开关、所述第十二开关导通。 [0024] 根据本发明的时钟数据恢复装置，其特征在于，当从所述鉴相器传递的上升信号为高电平时，所述上升信号和所述下降信号均与低电平进行比较，流入所述压控振荡器缓冲器的电流增加，所述压控振荡器输出的时钟的压摆率增大，从而所述均衡器输出的数据与所述压控振荡器输出的时钟实现同步。 [0025] 根据本发明的时钟数据恢复装置，其特征在于，当从所述鉴相器传递的下降信号为高电平时，所述第三开关、所述第四开关、所述第五开关、所述第六开关、所述第九开关、所述第十开关、所述第十一开关、所述第十二开关断开。 [0026] 根据本发明的时钟数据恢复装置，其特征在于，当从所述鉴相器传递的下降信号为高电平时，所述上升信号和所述下降信号均与低电平进行比较，流入所述压控振荡器缓冲器的电流减少，所述压控振荡器输出的时钟的压摆率减小，从而所述均衡器输出的数据与所述压控振荡器输出的时钟实现同步。 [0027] 发明效果 [0028] 根据本发明，提供一种时钟恢复装置，其可以减小Bang‑Bang环路中的环路迟延以便改善时钟和数据恢复特性。 [0029] 此外，可以无迟延地把Bang‑Bang环路的上升信号和下降信号立即反映到作为压控振荡器的输出信号的时钟上，而减小Bang‑Bang抖动，改善在时钟数据恢复电路内部生成的内部时钟和数据的时序容限(Timing margin)，在外部输入噪声(Input Noise)上也改善数据和时钟恢复特性，在时钟数据恢复电路中发生数据对比时钟的时序错误(Timing Error)时立即反映到各个环路，从而提高时钟数据恢复环路的跟踪(Tracking)性能。附图说明 [0030] 图1是示例性示出根据现有技术的时钟数据恢复装置的图； [0031] 图2是示例性示出根据现有技术的时钟数据恢复装置中用于使时钟和数据同步的信号处理时序的图； [0032] 图3是示例性示出根据本发明一实施例的时钟数据恢复装置的图； [0033] 图4是示例性示出根据本发明一实施例的时钟数据恢复装置中用于使时钟和数据同步的信号处理时序的图； [0034] 图5是示例性示出本发明一实施例中压控振荡器缓冲器的示例结构的图； [0035] 图6是示例性示出现有技术和本发明一实施例中相互比较时钟的相位特性的图。 [0036] 附图标记 [0037] 10：均衡器 [0038] 20：鉴相器 [0039] 30：电荷泵 [0040] 40：环路滤波器 [0041] 50：压控振荡器 [0042] 60：压控振荡器缓冲器 具体实施方式[0043] 本说明书中公开的本发明概念的实现例的特定结构性或功能性描述，只是出于描述基于本发明概念的实现例的目的而举例的，基于本发明概念的实现例可以以多样形态实现，不得解释为受本案提出的实现例限定。 [0044] 基于本发明概念的实现例可以施加多样变形，可以拥有多样形态，因而将在附图中示例性图示实现例，并在本说明书中详细描述。但是，这并非要将基于本发明概念的实现例限定于特定的公开形态，包括本发明的思想及技术范围内包含的所有变更、等价乃至替代。 [0045] 只要未不同地定义，包括技术性或科学性术语在内，本案中使用的所有术语具有与本发明所属技术领域的技术人员一般理解的内容相同的意义。与一般使用的字典中定义的内容相同的术语，应解释为与现有技术的上下文具有的意义一致的意义，只要在本说明书中未明确定义，不得过于地或过度地解释为形式上的意义。 [0046] 下面参照附图，详细描述本发明的优选实现例。 [0047] 图3是示例性示出根据本发明一实施例的时钟数据恢复装置的图，图4是示例性示出根据本发明一实施例的时钟数据恢复装置中用于使时钟和数据同步的信号处理时序的图。 [0048] 参照图3和图4，根据本发明一实现例的时钟和数据恢复装置包括均衡器10、鉴相器20、电荷泵30、环路滤波器40、压控振荡器50及压控振荡器缓冲器60。 [0049] 均衡器10是补偿从外部输入的数据的通道损耗(channel loss)的构成要素。具体地，均衡器10可以执行如下功能，即，接收高速传输信号并以与数据频率相应的增益(Gain)补偿通道损耗，以便内部IC能够处理所述高速传输信号。 [0050] 鉴相器20是比较均衡器10输出的数据与从后述压控振荡器缓冲器60获得反馈的时钟并输出反映了两种信号的相位差的脉冲形态的上升信号(UP)和下降信号(DN)的构成要素，例如，鉴相器20可以为Bang‑Bang鉴相器20。 [0051] 例如，鉴相器20可以构成为当从压控振荡器缓冲器60获得反馈的时钟的相位慢于均衡器10输出的数据时，所述鉴相器10输出上升信号(UP)，当从压控振荡器缓冲器60获得反馈的时钟的相位快于均衡器10输出的数据时，所述鉴相器10输出下降信号(DN)。 [0052] 电荷泵30是根据以脉冲形态输入的上升信号(UP)和下降信号(DN)进行操作以输出控制压控振荡器50的控制信号的构成要素。 [0053] 环路滤波器40是去除电荷泵30输出的控制信号中包含的高频成分的构成要素，可以为低通滤波器(Low Pass Filter，LPF)。 [0054] 压控振荡器50是根据所述去除了高频成分的控制信号来转换所述时钟的频率并输出的构成要素。 [0055] 压控振荡器缓冲器60是根据从鉴相器20直接传递的上升信号(UP)和下降信号(DN)，调节压控振荡器50输出的时钟的压摆率(slew rate)并传递给鉴相器20的构成要素。 [0056] 例如，鉴相器20可以构成为当从压控振荡器缓冲器获得反馈的时钟的相位慢于均衡器输出的数据时，鉴相器20输出上升信号(UP)，当从压控振荡器缓冲器获得反馈的时钟的相位快于均衡器输出的数据时，鉴相器20输出下降信号(DN)，当接收了上升信号(UP)时，流入压控振荡器缓冲器60的电流增加，压控振荡器50输出的时钟的压摆率增大，从而均衡器输出的数据与压控振荡器50输出的时钟实现同步。 [0057] 此外，例如，鉴相器20可以构成为当从压控振荡器缓冲器60获得反馈的时钟的相位慢于均衡器输出的数据时，鉴相器20输出上升信号(UP)，当从压控振荡器缓冲器获得反馈的时钟的相位快于均衡器输出的数据时，鉴相器20输出下降信号(DN)，当接收了下降信号(DN)时，流入压控振荡器缓冲器60的电流减少，压控振荡器50输出的时钟的压摆率减小，从而均衡器输出的数据与压控振荡器50输出的时钟实现同步。 [0058] 以下，进一步参照图5，示例性地说明压控振荡器缓冲器60的具体结构。 [0059] 进一步参照图5，压控振荡器缓冲器60可以够成为包括：第一CMOS CMOS1、第一开关SW1、第二开关SW2、第三开关SW3、第四开关SW4、第五开关SW5、第六开关SW6、第二CMOS CMOS2、第七开关SW7、第八开关SW8、第九开关SW9、第十开关SW10、第十一开关SW11及第十二开关SW12。 [0060] 第一CMOS CMOS1的两个栅极端共同连接于压控振荡器50的输出端IN。即，构成第一CMOS CMOS1的第一PMOS PMOS1的栅极端和第一NMOS NMOS1的栅极端共同连接于压控振荡器50的输出端子IN。 [0061] 第一开关SW1连接于电源端VDD与构成第一CMOS CMOS1的第一PMOS PMOS1的源极端之间，并始终保持导通(on)状态。 [0062] 第二开关SW2连接于构成第一CMOS COMS1的第一NMOS NMOS1的源极端与接地端GND之间，并始终保持导通状态。 [0063] 第三开关SW3连接于电源端VDD与第一PMOS PMOS1的源极端之间，并根据鉴相器20直接传递的上升信号(UP)而导通。 [0064] 第四开关SW4连接于第一NMOS NMOS1的源极端与接地端GND之间，并根据鉴相器20直接传递的上升信号(UP)而导通。 [0065] 第五开关SW5连接于电源端VDD与第一PMOS PMOS1的源极端之间，并根据使鉴相器20直接传递的下降信号(DN)反转的信号(DNB)而导通。 [0066] 第六开关SW6连接于第一NMOS NMOS1的源极端与接地端GND之间，并根据使鉴相器20直接传递的下降信号(DN)反转的信号(DNB)而导通。 [0067] 第二CMOS CMOS2的两个栅极端共同连接于第一CMOS CMOS1的两个漏极端，第二CMOS CMOS2的两个漏极端共同连接于输出端，该输出端连接于鉴相器20。 [0068] 第七开关SW7连接于电源端VDD与构成第二CMOS CMOS2的第二PMOS PMOS2的源极端之间，并始终保持导通状态。 [0069] 第八开关SW8连接于构成第二CMOS CMOS2的第二NMOS NMOS2的源极端与接地端GND之间，并始终保持导通状态。 [0070] 第九开关SW9连接于电源端VDD与第二PMOS PMOS2的源极端之间，并根据鉴相器20直接传递的上升信号(UP)而导通。 [0071] 第十开关SW10连接于第二NMOS NMOS2的源极端与接地端GND之间，并根据鉴相器20直接传递的上升信号(UP)而导通。 [0072] 第十一开关SW11连接于电源端VDD与第二PMOS PMOS2的源极端之间，并根据使鉴相器20直接传递的下降信号(DN)反转的信号(DNB)而导通。 [0073] 第十二开关SW12连接于第二NMOS NMOS2的源极端与接地端GND之间，并根据使鉴相器20直接传递的下降信号(DN)反转的信号(DNB)而导通。 [0074] 在一个实施例中，当压控振荡器缓冲器60从鉴相器20直接传递的上升信号(UP)和下降信号(DN)均为低电平时，第三开关SW3、第四开关SW4、第九开关SW9、第十开关SW10断开(off)，第五开关SW5、第六开关SW6、第十一开关SW11、第十二开关SW12导通。 [0076] 在另一个实施例中，当压控振荡器缓冲器60从鉴相器20直接传递的上升信号(UP)高电平时，第三开关SW3、第四开关SW4、第五开关SW5、第六开关SW6、第九开关SW9、第十开关SW10、第十一开关SW11、第十二开关SW12导通。 [0077] 所谓压控振荡器缓冲器60从鉴相器20直接传递的上升信号(UP)高电平，意指电压控制振荡器50输出的时钟的相位 [0078] 后于均衡器10输出的数据，即，时钟迟后。 [0079] 在这种情况下，即，当压控振荡器缓冲器60从鉴相器20传递的上升信号(UP)高电平时，可以构成为，上升信号(UP)和下降信号(DN)均与低电平进行比较，流入压控振荡器缓冲器60的电流增加，压控振荡器50输出的时钟的压摆率增大，从而均衡器输出的数据与压控振荡器50输出的时钟实现同步。 [0080] 在又一个实施例中，当压控振荡器缓冲器60从鉴相器20直接传递的下降信号(DN)高电平时，第三开关SW3、第四开关SW4、第五开关SW5、第六开关SW6、第九开关SW9、第十开关SW10、第十一开关SW11、第十二开关SW12断开。 [0081] 所谓压控振荡器缓冲器60从鉴相器20传递的下降信号(DN)高电平，意指电压控制振荡器50输出的时钟的相位先于均衡器10输出的数据，即，时钟提前。 [0082] 在这种情况下，即，当从鉴相器20传递的下降信号(DN)高电平时，可以构成为，上升信号(UP)和下降信号(DN)均与低电平进行比较，流入压控振荡器缓冲器60的电流减少，压控振荡器50输出的时钟的压摆率减小，从而均衡器输出的数据与压控振荡器50输出的时钟实现同步。 [0083] 下面根据更具体实现例描述前面详细描述的本发明一实现例。 [0084] 如上所述，在IC的前端处需要根据本发明一实施例的时钟恢复装置，以便以精确的时序来对准输入数据和时钟。 [0085] 利用Bang‑Bang环路的鉴相器20比较接收高速传输信号并处理为内部IC可以处理的均衡器10的输出数据EQ(t)和压控振荡器50的时钟CLK(t)并产生上升信号(UP)和下降信号(DN)。当从压控振荡器50生成的时钟的相位Φ后于数据时，鉴相器20生成上升信号(UP)，使压控振荡器50输出的时钟的频率上升，作为频率的积分值的相位Φ提前。相反，当时钟先于数据时，鉴相器20生成下降信号(DN)，压控振荡器50输出的时钟的频率下降，作为频率的积分值的相位也推后。鉴相器20在实时比较输入数据和时钟的同时生成上升信号(UP)和下降信号(DN)，保持可以正常处理数据的时钟的位置。 [0086] 然而，根据现有技术，由于均衡器10的输出数据EQ(t)与时钟之间的时序错误而产生上升信号(UP)和下降信号(DN)，如图2所示，由此在改变压控振荡器50输出的时钟的频率时发生电路块的迟延(Delay)。将此称为环路迟延，随着环路迟延增加，相位误差e1增加，从而出现时钟脱离偏离能够提取数据的正常时序的问题。 [0087] 如果将上升信号(UP)和下降信号(DN)直接反映于时钟的相位Φclk(t)中，基于图2中的目标Φclk(t)，不仅相位误差减小，而且环路的响应速度也增加。 [0088] 在本发明一实现例中，如图3所示，关于环路变化信息的上升信号(UP)和下降信号(DN)不经过电荷泵30、环路滤波器40和压控振荡器50，而是直接传递到压控振荡器缓冲器60。也就是说，本发明一实施例是一种通过根据上升信号(UP)和下降信号(DN)调整电流来立即将压控振荡器50的输出信号的压摆率(slew rate)反映到环路的方法。如果时钟后于数据，则产生上升信号(UP)，并且在该期间流入压控振荡器缓冲器60的电流增加，时钟的压摆率，即斜率增大，从而能够达到将时钟提前的效果。相反，如果产生下降信号(DN)，则流入压控振荡器缓冲器60的电流减少，压摆率，即斜率减小，从而能够达到将时钟推后的效果。 换言之，根据本发明一实施例的时钟数据恢复装置通过根据上升信号(UP)和下降信号(DN)立即调整压控振荡器50的输出信号的压摆率，即，上升信号(UP)时增大压摆率且下降信号(DN)时减小压摆率，来使环路迟延实现最小化。 [0089] 图4示出了当应用本发明时，与现有技术中实现的电路相比，在相位正常定位的时序发生较小差异的原理。与图2的根据现有技术的相位误差e1相比，不仅根据本发明一实现例的相位误差e2减小，而且Bang‑Bang的三角周期也缩短，这意味着时钟数据恢复电路的特性得到改善。 [0090] 图6是现有技术和本发明一实施例中的时钟的相位特性的比较图，图6示出通过将本发明应用于实际电路而改善Φclk(t)的模拟结果。从模拟结果中可以看出，当应用本发明时，可以确认在数据的中间时序的正常位置处实际实现的相位的误差显著减小。 [0091] 如上所述，根据本发明的一种时钟数据恢复装置，其可以减小Bang‑Bang环路中的环路迟延以便改善时钟和数据恢复特性。 [0092] 此外，可以无迟延地把Bang‑Bang环路的上升信号(UP)和下降信号(DN)立即反映到作为压控振荡器的输出信号的时钟上，而减小Bang‑Bang抖动，改善在时钟数据恢复电路内部生成的内部时钟和数据的时序容限(Timing margin)，在外部输入噪声(Input Noise)上也改善数据和时钟恢复特性，在时钟数据恢复电路中发生数据对比时钟的时序错误(Timing Error)时立即反映到各个环路，从而提高时钟数据恢复环路的跟踪(Tracking)性能。 |
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